IDT72V3624/72V3634/72V3644 3.3V CMOS SyncBiFIFOTM WITH BU" />
參數(shù)資料
型號(hào)： IDT72V3634L10PF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 22/34頁(yè)
文件大?。?/td> 0K
描述： IC FIFO 512X36X2 10NS 128QFP
標(biāo)準(zhǔn)包裝： 72
系列： 72V
功能： 異步，同步
存儲(chǔ)容量： 36.8K（512 x 36 x 2）
數(shù)據(jù)速率： 100MHz
訪問(wèn)時(shí)間： 10ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-TQFP（14x20）
包裝： 托盤
其它名稱： 72V3634L10PF
29
COMMERCIALTEMPERATURERANGE
IDT72V3624/72V3634/72V3644 3.3V CMOS SyncBiFIFOTM WITH BUS-MATCHING
256 x 36 x 2, 512 x 36 x 2, 1,024 x 36 x 2
Figure 22.
FFB
FFB Flag Timing and First Available Write when FIFO2 is Full (IDT Standard Mode)
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for
FFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and rising
CLKB edge is less than tSKEW1, then
FFB may transition HIGH one CLKB cycle later than shown.
2. If Port B size is word or byte,
FFB is set LOW by the last word or byte write of the long word, respectively.
CSA
EFA
MBA
ENA
A0-A35
CLKA
FFB
CLKB
CSB
4664 drw24
W/RB
12
B0-B35
MBB
ENB
tCLK
tCLKH
tCLKL
tENH
tA
tSKEW1
tCLK
tCLKH
tCLKL
tENS2
tDS
tENH
tDH
To FIFO2
Previous Word in FIFO2 Output Register
Next Word From FIFO2
LOW
W/RA
LOW
HIGH
LOW
(1)
FIFO2 Full
tWFF
Write
tENS2
相關(guān)PDF資料
PDF描述
IDT72V3633L10PF IC FIFO SYNC 512X36 10NS 128TQFP
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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