IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM <" />
參數(shù)資料
型號(hào)： IDT72V36100L7-5BB8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 29/48頁(yè)
文件大?。?/td> 0K
描述： IC FIFO 64X36 7-5NS 144BGA
標(biāo)準(zhǔn)包裝： 1,000
系列： 72V
功能： 同步
存儲(chǔ)容量： 2.3K（64 x 36）
數(shù)據(jù)速率： 166MHz
訪問(wèn)時(shí)間： 5ns
電源電壓： 3.15 V ~ 3.45 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-BGA
供應(yīng)商設(shè)備封裝： 144-PBGA（13x13）
包裝： 帶卷 (TR)
其它名稱： 72V36100L7-5BB8
35
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM 36-BIT FIFO
65,536 x 36 and 131,072 x 36
OCTOBER 22, 2008
NOTES:
1. m =
PAF offset.
2. D = maximum FIFO depth.
In IDT Standard mode: D = 65,536 for the IDT72V36100 and 131,072 for the IDT72V36110.
In FWFT mode: D = 65,537 for the IDT72V36100 and 131,073 for the IDT72V36110.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAFS). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
5. Select this mode by setting PFM HIGH during Master Reset.
WCLK
WEN
PAF
RCLK
(3)
tPAFS
REN
6117 drw 23
D - (m+1) words in FIFO(2)
D - m words in FIFO(2)
1
2
12
D-(m+1) words
in FIFO(2)
tPAFS
tENH
tENS
tSKEW2
tENH
tENS
tCLKL
RCLK
LD
REN
Q0 - Qn
tLDH
tLDS
tENS
DATA IN OUTPUT REGISTER
PAE OFFSET
PAF OFFSET
tENH
tLDH
6117 drw 22
t CLK
tA
tCLKH
tCLKL
WCLK
LD
WEN
D0 - Dn
6117 drw 21
tLDS
tENS
PAE
OFFSET
PAF
OFFSET
tDS
tDH
tLDH
tENH
tCLK
tLDH
tENH
tDH
tCLKH
tCLKL
Figure 18. Synchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1.
OE = LOW.
2. The timing diagram illustrates reading of offset registers with an output bus width of 36 bits.
Figure 17. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
Figure 16. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTE:
1. This timing diagram illustrates programming with an input bus width of 36 bits.
相關(guān)PDF資料
PDF描述
CS3102A-22-63S CONN RCPT 12POS BOX MNT W/SCKT
IDT72T1875L5BBI IC FIFO 16384X18 2.5V 5NS 144BGA
MS27473E16B35SD CONN PLUG 55POS STRAIGHT W/SCKT
MS3111F16-8P CONN RCPT 8POS CBL MNT W/PINS
MS27466T25F61SD CONN RCPT 61POS WALL MT W/SCKT
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
IDT72V36100L7-5BBI 功能描述:IC FIFO 64X36 7-5NS 144BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲(chǔ)容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問(wèn)時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433
IDT72V36100L7-5PF 功能描述:IC FIFO 64X36 7-5NS 128QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲(chǔ)容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問(wèn)時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433
IDT72V36100L7-5PF8 功能描述:IC FIFO 64X36 7-5NS 128QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲(chǔ)容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問(wèn)時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433
IDT72V36100L7-5PFGI 制造商:Integrated Device Technology Inc 功能描述:IC FIFO 64X36 7-5NS 128QFP
IDT72V36100L7-5PFGI8 制造商:Integrated Device Technology Inc 功能描述:IC FIFO 64X36 7-5NS 128QFP
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