參數(shù)資料
型號(hào)： IDT72V265LA
廠商： Integrated Device Technology, Inc.
英文描述： 3.3 VOLT CMOS SuperSync FIFO 8,192 x 18 16,384 x 18
中文描述： 3.3伏的CMOS SuperSync先進(jìn)先出8192 × 18 16,384 × 18
文件頁數(shù)： 14/27頁
文件大小： 439K
代理商： IDT72V265LA
21
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
NOTES:
1. Retransmit setup is complete after
OR returns LOW.
2. No more than D –2 words may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
IR will be LOW throughout the Retransmit setup
procedure. D = 8,193 for the IDT72V255LA and 16,385 for the IDT72V265LA.
3.
OE = LOW
4. W1, W2, W3 = first, second and third words written to the FIFO after Master Reset.
5.
OR goes LOW at 60 ns + 2 RCLK cycles + tREF.
Figure 12. Retransmit Timing (FWFT Mode)
Figure 13. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
tREF
tENH
4672 drw 15
tENS
Wx
WCLK
RCLK
REN
RT
OR
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
tHF
tPAE
tREF
Wx+1
2
W2
tENH
WEN
tENS
W1
tENH
(4)
(5)
3
4
tENH
W3
tRTS
tPAF
tA
NOTE:
1. X = 12 for the IDT72V255LA and X = 13 for the IDT72V265LA.
WCLK
SEN
SI
4672 drw 16
tENH
tENS
tLDS
LD
tDS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
(1)
tENH
BIT X
(1)
tLDH
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PDF描述
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參數(shù)描述
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