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參數(shù)資料
| 型號： | IDT72V265LA10PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 15/27頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SS 16384X18 10NS 64-TQFP |
| 標準包裝： | 90 |
| 系列： | 72V |
| 功能： | 同步 |
| 存儲容量： | 288K（16K x 18） |
| 數(shù)據(jù)速率： | 100MHz |
| 訪問時間： | 10ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 72V265LA10PF |
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22
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
OCTOBER 22, 2008
NOTES:
1. m =
PAF offset.
2. D = maximum FIFO depth.
In IDT Standard mode: D = 8,192 for the IDT72V255LA and 16,384 for the IDT72V265LA.
In FWFT mode: D = 8,193 for the IDT72V255LA and 16,385 for the IDT72V265LA.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAF). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
Figure 16. Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
WCLK
t ENH
WEN
PAF
RCLK
(3)
REN
4672 drw 19
t ENS
t ENH
t ENS
D - (m+1) words in FIFO(2)
tSKEW2
1
2
12
D-(m+1) words
in FIFO(2)
tPAF
D - m words in FIFO(2)
tPAF
t CLKH
tCLKL
RCLK
LD
REN
Q0 - Q15
tLDH
tLDS
tENS
DATA IN OUTPUT
REGISTER
PAE
OFFSET
PAF
OFFSET
tENH
4672 drw 18
t CLK
tA
tLDH
tENH
tCLKL
tCLKH
NOTE:
1.
OE = LOW
Figure 15. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
LD
WEN
D0 - D15
4672 drw 17
tLDS
tENS
PAE
OFFSET
PAF
OFFSET
tDS
tDH
tLDH
tENH
tCLK
tLDH
tENH
tDH
tCLKL
tCLKH
Figure 14. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
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