IDT72V263/273/283/293/103/113 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
參數(shù)資料
型號(hào)： IDT72V2103L6BC
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 27/46頁(yè)
文件大小： 0K
描述： IC FIFO SUPERSYNCII 6NS 100-BGA
標(biāo)準(zhǔn)包裝： 1
系列： 72V
功能： 異步，同步
存儲(chǔ)容量： 2.3K（131 x 18）
數(shù)據(jù)速率： 166MHz
訪問(wèn)時(shí)間： 4ns
電源電壓： 3.15 V ~ 3.45 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-LBGA
供應(yīng)商設(shè)備封裝： 100-CABGA（11x11）
包裝： 托盤
其它名稱： 72V2103L6BC
33
IDT72V263/273/283/293/103/113 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
8K x 18, 16K x 9/18, 32K x 9/18, 64K x 9/18, 128K x 9/18, 256K x 9/18, 512K x9
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V2103/72V2113 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
131,072 x 18/262,144 x 9, 262,144 x 18/524,288 x 9
JUNE 1, 2010
NOTES:
1. m =
PAF offset .
2. D = maximum FIFO depth.
In IDT Standard mode: if x18 Input or x18 Output bus Width is selected, D = 131,072 for the IDT72V2103 and 262,144 for the IDT72V2113. If both x9 Input and x9 Output bus Widths
are selected, D = 262,144 for the IDT72V2103 and 524,288 for the IDT72V2113.
In FWFT mode: if x18 Input or x18 Output bus Width is selected, D = 131,073 for the IDT72V2103 and 262,145 for the IDT72V2113. If both x9 Input and x9 Output bus Widths
are selected, D = 262,145 for the IDT72V2103 and 524,289 for the IDT72V2113.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
PAF will go HIGH (after one WCLK cycle plus tPAFS). If the time between the
rising edge of RCLK and the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed one extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
5. Select this mode by setting PFM HIGH during Master Reset.
Figure 18. Synchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
WCLK
tENH
WEN
PAF
RCLK
tPAFS
REN
6119 drw21
tENS
tENH
tENS
tPAFS
D - m words in FIFO
(2)
tSKEW2(3)
1
2
12
D-(m+1) words
in FIFO
(2)
D-(m+1) words in FIFO
(2)
tCLKL
tCLKH
Figure 17. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
Figure 16. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
LD
WEN
D0 - D16
6119 drw19
tLDS
tENS
PAE OFFSET (LSB)
tDS
tDH
tLDH
tENH
tCLK
tCLKH
tCLKL
PAE OFFSET (MSB)
PAF OFFSET (LSB)
PAF OFFSET (MSB)
tDH
tDS
tLDH
tENH
RCLK
LD
REN
Q0 - Q16
tLDH
tLDS
tENS
DATA IN OUTPUT
REGISTER
PAE OFFSET
(LSB)
PAE OFFSET
(MSB)
tENH
6119 drw20
tCLK
tA
tCLKH
tCLKL
PAF OFFSET
(LSB)
PAF OFFSET
(MSB)
tA
tLDH
tENH
tA
NOTE:
1. This diagram is based on programming the IDT72V2103/72V2113 x18 bus width. Add one extra cycle to both the
PAE offset and PAF offset for x9 bus width.
NOTES:
1.
OE = LOW.
2. This diagram is based on programming the IDT72V2103/72V2113 x18 bus width. Add one extra cycle to both the
PAE offset and PAF offset for x9 bus width.
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PDF描述
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