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參數資料
| 型號： | IDT72V2101L15PFI8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 27/27頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SS 131X18 15NS 64QFP |
| 標準包裝： | 750 |
| 系列： | 72V |
| 功能： | 同步 |
| 存儲容量： | 2.3K（131 x 18） |
| 數據速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應商設備封裝： | 64-TQFP（14x14） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72V2101L15PFI8 |
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9
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V2101/72V2111 3.3V HIGH DENSITY CMOS
SUPERSYNC FIFOTM 262,144 x 9, 524,288 x 9
Figure 3. Offset Register Location and Default Values
EMPTY OFFSET (LSB) REGISTER
87
0
IDT72V2101 (262,144 x 9
BIT)
FULL OFFSET (LSB) REGISTER
8
7
0
FULL OFFSET (MID-BYTE) REGISTER
87
0
DEFAULT VALUE
7FH if LD is LOW at Master Reset
FFH if LD is HIGH at Master Reset
DEFAULT VALUE
7FH if LD is LOW at Master Reset
FFH if LD is HIGH at Master Reset
DEFAULT VALUE
00H if LD is LOW at Master Reset
03H if LD is HIGH at Master Reset
EMPTY OFFSET (MID-BYTE) REGISTER
87
0
DEFAULT VALUE
00H if LD is LOW at Master Reset
03H if LD is HIGH at Master Reset
EMPTY OFFSET (LSB) REGISTER
87
0
4669 drw 06
IDT72V2111 (524,288 x 9
BIT)
FULL OFFSET (LSB) REGISTER
87
0
FULL OFFSET (MID-BYTE) REGISTER
8
7
0
DEFAULT VALUE
7FH if LD is LOW at Master Reset
FFH if LD is HIGH at Master Reset
DEFAULT VALUE
7FH if LD is LOW at Master Reset
FFH if LD is HIGH at Master Reset
DEFAULT VALUE
00H if LD is LOW at Master Reset
03H if LD is HIGH at Master Reset
EMPTY OFFSET (MID-BYTE) REGISTER
87
0
DEFAULT VALUE
00H if LD is LOW at Master Reset
03H if LD is HIGH at Master Reset
83
0
82 1
0
8
2
3
0
2
82 1
0
DEFAULT
0H
EMPTY OFFSET
(MSB) REGISTER
DEFAULT
0H
FULL OFFSET
(MSB) REGISTER
DEFAULT
0H
EMPTY OFFSET
(MSB) REGISTER
DEFAULT
0H
FULL OFFSET
(MSB) REGISTER
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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