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參數(shù)資料
| 型號： | IDT72T51553L6BB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 18 BIT WIDE CONFIGURATION |
| 中文描述： | 128K X 18 OTHER FIFO, 3.7 ns, PBGA256 |
| 封裝： | 17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-256 |
| 文件頁數(shù)： | 31/57頁 |
| 文件大?。?/td> | 564K |
| 代理商： | IDT72T51553L6BB |
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31
IDT72T51543/72T51553 2.5V, MULTI-QUEUE FLOW-CONTROL DEVICES
(32 QUEUES) 18 BIT WIDE CONFIGURATION 1,179,648 and 2,359,296 bits
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
Figure 7. Serial Port Connection for Serial Programming
DFM
MRS
SENI
SENO
MQ1
SI
SO
SCLK
DFM
MRS
SENI
SENO
MQ2
SI
SO
SCLK
DFM
MRS
SENI
SENO
MQn
SI
SO
SCLK
Serial Enable
Serial Input
Serial Clock
Default Mode
DFM = 0
Master Reset
Serial Loading
Complete
5999 drw11
Figure 6. Partial Reset
NOTES:
1. For a Partial Reset to be performed on a Queue, that Queue must be selected on both the write and read ports.
2. The queue must be selected a mnimumof 3 clock cycles before the Partial Reset takes place, on both the write and read ports.
3. The Partial Reset must be LOW for a mnimumof 1 WCLK and 1 RCLK cycle.
4. Writing or Reading to the queue (or a queue change) cannot occur until a mnimumof 3 clock cycles after the Partial Reset has gone HIGH, on both the write and read ports.
5. The
PAF
flag output for Qx on the
PAF
n flag bus may update one cycle later than the active
PAF
flag.
6. The
PAE
flag output for Qx on the
PAE
n flag bus may update one cycle later than the active
PAE
flag.
WCLK
RCLK
RDADD
t
AH
t
AS
t
QH
t
QS
Qx
RADEN
r-2
r-1
r
t
PRSH
t
PRSS
t
PRSH
t
PRSS
PRS
r+3
r+1
t
ENS
REN
r+4
t
ENS
t
ROV
OV
t
RAE
PAE
5999 drw10
t
ENS
w+1
w+2
w+3
t
WFF
t
WAF
t
PAF
WEN
WADEN
t
AH
t
AS
WRADD
Qx
w-3
w-2
w-1
t
QH
t
QS
t
ENS
FF
PAF
Active Bus
PAF
-Qx
(5)
Active Bus
PAE
-Qx
(6)
t
PAE
w
r+2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT72T51553L6BBI | 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 18 BIT WIDE CONFIGURATION |
| IDT72T51546L5BBI | 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits |
| IDT72T51546L6BB | 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits |
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相關(guān)代理商/技術(shù)參數(shù) |
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