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參數(shù)資料
| 型號(hào)： | IDT72T1875L6-7BB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 2.5 VOLT HIGH-SPEED TeraSync FIFO 18-BIT/9-BIT CONFIGURATIONS |
| 中文描述： | 16K X 18 OTHER FIFO, 3.8 ns, PBGA144 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, PLASTIC, BGA-144 |
| 文件頁(yè)數(shù)： | 36/55頁(yè) |
| 文件大小： | 540K |
| 代理商： | IDT72T1875L6-7BB |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)當(dāng)前第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)
36
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO
2Kx18/4Kx9, 4Kx18/
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
Figure 11. Write Cycle and Full Flag Timing (IDT Standard Mode)
D
0
- D
n
WEN
RCLK
REN
t
ENH
t
ENH
Q
0
- Q
n
DATA READ
NEXT DATA READ
t
SKEW1
(1)
5909 drw15
WCLK
NO WRITE
1
2
1
2
NO WRITE
t
WFF
t
A
t
ENS
t
ENS
(1)
t
DS
t
A
D
X
t
DH
t
CLK
t
CLKH
FF
RCS
t
ENS
t
RCSLZ
t
WFF
t
SKEW1
t
CLKL
D
X+1
t
WFF
t
WFF
t
DS
t
DH
Figure 12. Read Cycle, Output Enable, Empty Flag and First Data Word Latency (IDT Standard Mode)
5909 drw16
D0 - Dn
t
DS
t
DH
D
0
D
1
t
DS
t
DH
NO OPERATION
RCLK
REN
EF
t
CLK
t
CLKH
t
CLKL
t
ENH
t
REF
t
A
t
OLZ
Q0 - Qn
OE
WCLK
(1)
t
SKEW1
WEN
t
ENS
t
ENS
t
ENH
1
2
t
OLZ
NO OPERATION
LAST WORD
D
0
D
1
t
ENS
t
ENH
t
OHZ
LAST WORD
t
REF
t
ENH
t
ENS
t
A
t
A
t
REF
t
ENS
t
ENH
WCS
t
OE
t
WCSS
t
WCSH
NOTES:
1. t
SKEW1
is the mnimumtime between a rising WCLK edge and a rising RCLK edge to guarantee that
EF
will go HIGH (after one RCLK cycle plus t
REF
). If the time between the
rising edge of WCLK and the rising edge of RCLK is less than t
SKEW1
, then
EF
deassertion may be delayed one extra RCLK cycle.
2.
LD
= HIGH.
3. First data word latency = t
SKEW1
+ 1*T
RCLK
+ t
REF.
4.
RCS
is LOW.
NOTES:
1. t
SKEW1
is the mnimumtime between a rising RCLK edge and a rising WCLK edge to guarantee that
FF
will go HIGH (after one WCLK cycle pus t
WFF
). If the time between the
rising edge of the RCLK and the rising edge of the WCLK is less than t
SKEW1
, then the
FF
deassertion may be delayed one extra WCLK cycle.
2.
LD
= HIGH,
OE
= LOW,
EF
= HIGH.
3.
WCS
= LOW.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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