參數(shù)資料
型號： IDT72T18125L5BBI
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： 2.5 VOLT HIGH-SPEED TeraSync FIFO 18-BIT/9-BIT CONFIGURATIONS
中文描述： 512K X 18 OTHER FIFO, 3.6 ns, PBGA240
封裝： 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-240
文件頁數(shù)： 44/55頁
文件大小： 540K
代理商： IDT72T18125L5BBI
44
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T1845/55/65/75/85/95/105/115/125 2.5V TeraSync 18-BIT/9-BIT FIFO
2Kx18/4Kx9, 4Kx18/
8Kx9, 8Kx18/16Kx9, 16Kx18/32Kx9, 32Kx18/64Kx9, 64Kx18/128Kx9, 128Kx18/256Kx9, 256Kx18/512Kx9, 512Kx18/1Mx9
Figure 20. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTES:
1. x9 to x9 mode: X =12 for the IDT72T1845, X = 13 for the IDT72T1855, X = 14 for the IDT72T1865, X = 15 for the IDT72T1875, X = 16 for the IDT72T1885, X = 17 for the IDT72T1895,
X = 18 for the IDT72T18105, X = 19 for the IDT72T18115 and X = 20 for the IDT72T18125.
2. All other modes: X=11 for the IDT72T1845, X = 12 for the IDT72T1855, X = 13 for the IDT72T1865, X = 14 for the IDT72T1875, X = 15 for the IDT72T1885 and X = 16 for the IDT72T1895,
X = 17 for the IDT72T18105, X = 18 for the IDT72T18115 and X = 19 for the IDT72T18125.
SCLK
SEN
SI
5909 drw24
LD
EMPTY OFFSET
FULL OFFSET
BIT X
(1)
t
SENS
t
LDS
t
SDS
t
SENH
t
LDS
BIT X
(1)
BIT 1
t
ENH
t
LDH
t
SDH
t
SCLK
t
SCKH
t
SCKL
BIT 1
NOTES:
1.
OE
= LOW.
2. The timng diagramillustrates reading of offset registers with an output bus width of 18 bits.
3. The offset registers cannot be read on consecutive RCLK cycles. The read must be disabled (
REN
= HIGH) for a mnimumof one RCLK cycle in between register accesses.
Figure 22. Parallel Read of Programmable Flag Registers (IDT Standard and FWFT Modes)
Figure 21. Parallel Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTES:
1. This timng diagramis based on programmng with a x18 bus width.
2. Overwrites previous offset value.
WCLK
LD
WEN
D
0
- D
17
5909 drw25
t
LDS
t
ENS
PAE OFFSET
t
DS
t
DH
t
LDH
t
ENH
t
CLK
t
CLKH
t
CLKL
PAF OFFSET
PAE
(2)
OFFSET
PAF
(2)
OFFSET
t
DH
t
DH
t
DH
t
DS
t
DS
t
DS
t
LDH
t
ENH
RCLK
LD
REN
Q
0
- Q
17
DATA IN OUTPUT REGISTER
PAE
OFFSET VALUE
PAF
OFFSET VALUE
5909 drw26
t
LDH
t
ENH
t
CLK
t
CLKL
t
CLKH
t
A
t
LDS
t
LDH
t
LDS
t
LDH
t
LDS
t
ENS
t
ENH
t
ENS
t
ENH
t
ENS
t
A
PAE
OFFSET
t
A
相關(guān)PDF資料
PDF描述
IDT72T1895L6-7BB 2.5 VOLT HIGH-SPEED TeraSync FIFO 18-BIT/9-BIT CONFIGURATIONS
IDT72T1895L6-7BBI 2.5 VOLT HIGH-SPEED TeraSync FIFO 18-BIT/9-BIT CONFIGURATIONS
IDT72T18105L10BB 2.5 VOLT HIGH-SPEED TeraSync FIFO 18-BIT/9-BIT CONFIGURATIONS
IDT72T1855L4-4BBI 2.5 VOLT HIGH-SPEED TeraSync FIFO 18-BIT/9-BIT CONFIGURATIONS
IDT72T1865L4-4BBI 2.5 VOLT HIGH-SPEED TeraSync FIFO 18-BIT/9-BIT CONFIGURATIONS
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參數(shù)描述
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IDT72T1845L4-4BB 功能描述:IC FIFO 2048X18 2.5V 4NS 240BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF
IDT72T1845L5BB 功能描述:IC FIFO 2048X18 2.5V 5NS 144BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF
IDT72T1845L5BBI 功能描述:IC FIFO 2048X18 2.5V 5NS 144BGA RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72T 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF
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