參數(shù)資料
型號： IDT728981P
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 路由/交換
英文描述： TIME SLOT INTERCHANGE DIGITAL SWITCH 128 x 128
中文描述： TELECOM, DIGITAL TIME SWITCH, PDIP40
封裝： 2.050 X 0.600 INCH, 0.100 INCH PITCH, PLASTIC, DIP-40
文件頁數(shù)： 2/10頁
文件大小： 91K
代理商： IDT728981P
2
C
ommercial Temperature Range
IDT728981 Time Slot Interchange
Digital Switch 128 x 128
35
34
33
32
31
30
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2
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36
3
2
4
1
4
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4
5
4
6
5703 drw02
INDEX
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4
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2
2
2
2
2
2
1
2
1
D
C
R
W
11
12
13
14
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16
17
9
10
8
7
R
R
R
D
T
T
T
D
(
D
(
O
TX3
GND
D
0
RX3
V
CC
F0i
C4i
A
0
D
1
D
2
D
3
D
4
A
1
A
2
D
(
D
(
D
(
D
5
D
6
D
7
A
5
A
4
A
3
DNC
(1)
DNC
(1)
DNC
(1)
DNC
(1)
V
CC
V
CC
V
CC
V
CC
DTA
DNC
(1)
ODE
1
2
40
39
TX0
3
38
TX1
4
37
TX2
5
36
TX3
6
35
7
34
8
33
9
32
10
31
GND
11
30
D
0
12
29
CS
13
28
14
15
27
26
5703 drw04
16
17
18
19
20
25
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23
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21
RX1
RX2
RX3
F0i
A
0
A
1
R/
W
DS
C4i
V
CC
RX0
D
1
D
2
D
3
D
4
D
5
D
6
D
7
A
2
A
3
A
4
A
5
DNC
(1)
DNC
(1)
DNC
(1)
DNC
(1)
V
CC
V
CC
V
CC
V
CC
PLCC: 0.05in. pitch, 0.65in. x 0.65in.
(J44-1, order code: J)
TOP VIEW
PLASTIC DIP: 0.10in. pitch, 2.05in. x 0.60in.
(P40-1, order code: P)
TOP VIEW
NOTE:
1. DNC - Do Not Connect
SYMBOL
NAME
I/O
DESCRIPTION
GND
V
CC
DTA
Ground.
V
CC
Data Acknowledgment
(Open Drain)
RX Input 0 to 3
Frame Pulse
Clock
Address 0 to 5
Data Strobe
Ground Rail.
+5.0 Volt Power Supply.
This active LOW output indicates that a data bus transfer is complete. A pull-up resistor is required at this
output.
Serial data input streams. These streams have 32 channels at data rates of 2.048 Mb/s.
This input identifies frame synchronization signals formatted to ST-BUS
specifications.
4.096 MHz serial clock for shifting data in and out of the data streams.
These lines provide the address to IDT728981 internal registers.
This is the input for the active HIGH data strobe on the mcroprocessor interface. This input operates with
CS
to enable the internal read and write generation.
This input controls the direction of the data bus lines (D0-D7) during a mcroprocessor access.
Active LOW input enabling a mcroprocessor read or write of control register or internal memories.
These pins provide mcroprocessor access to data in the internal control register. Connection Memory HIGH,
Connection Memory LOW and data memory.
Serial data output streams. These streams are composed of 32, 64 Kbit/s channels at data rates of 2.048 Mb/s.
O
RX0-3
F0i
C4i
A0-A5
DS
I
I
I
I
I
R/
W
CS
D0-D7
Read/Write
Chip Select
Data Bus 0 to 7
I
I
I/O
TX0-3
TX Outputs 0 to 3
(Three-state Outputs)
Output Drive Enable
O
ODE
I
This is an output enable for the TX0-3 serial outputs. If this input is LOW, TX0-3 are high-impedance. If this is
HIGH, each channel may still be put into high-impedance by software control.
29
28
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26
25
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23
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4
4
4
4
5703 drw03
INDEX
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33
4
D
C
R
W
5
6
7
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9
10
11
3
4
2
1
R
R
R
D
T
T
T
D
(
O
TX3
DNC
(1)
GND
D
0
D
1
RX3
V
CC
V
CC
F0i
C4i
A
0
A
1
A
2
D
2
D
3
D
4
D
(
D
(
D
(
D
5
D
6
D
7
A
5
A
4
A
3
3
3
3
3
3
3
1
1
1
1
1
1
1
1
2
2
2
V
CC
V
CC
V
CC
D
(
DNC
(1)
DNC
(1)
DNC
(1)
PQFP: 0.80mm pitch, 10mm x 10mm
(DB44-1, order code: DB)
TOP VIEW
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