參數(shù)資料
型號(hào): IDT72845LB10BGI
廠商: Integrated Device Technology, Inc.
英文描述: CMOS DUAL SyncFIFO DUAL 256 x 18, DUAL 512 x 18, DUAL 1,024 x 18, DUAL 2,048 x 18, and DUAL 4,096 x 18
中文描述: CMOS雙SyncFIFO雙256 × 18,雙512 × 18,雙1,024 × 18,雙2,048 × 18,雙4,096 × 18
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代理商: IDT72845LB10BGI
15
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFO
TM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
Figure 12. Read Programmable Registers (IDT Standard Mode)
Figure 13. Asynchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1. n =
PAE
offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4.
PAE
is asserted LOW on RCLK transition and reset to HIGH on WCLK transition.
5. Select this mode by setting (
FL
,
RXI
,
WXI
) = (0,0,0), (0,0,1), (0,1,0), (0,1,1) or (1,1,1) during Reset.
WCLK
t
CLKH
t
CLKL
t
CLK
t
ENS
t
ENH
LD
WEN
D
0
-D
15
t
DS
t
DH
PAE OFFSET
PAF OFFSET
D
0
-D
11
PAE OFFSET
t
ENS
3139 drw 11
RCLK
t
CLKH
t
CLKL
t
CLK
t
ENS
t
ENH
LD
REN
Q
0
-Q
15
PAE OFFSET
PAF OFFSET
PAE OFFSET
UNKNOWN
t
A
t
ENS
3139 drw 12
WCLK
t
CLKH
t
CLKL
t
ENS
t
ENH
WEN
PAE
t
ENS
t
PAEA
n + 1 words in FIFO
(2),
n + 2 words in FIFO
(3)
n words in FIFO
(2),
n + 1 words in FIFO
(3)
RCLK
t
PAEA
REN
3139 drw 13
n words in FIFO
(2),
n + 1 words in FIFO
(3)
Figure 11. Write Programmable Registers (IDT Standard and FWFT Modes)
相關(guān)PDF資料
PDF描述
IDT72805LB CMOS DUAL SyncFIFO DUAL 256 x 18, DUAL 512 x 18, DUAL 1,024 x 18, DUAL 2,048 x 18, and DUAL 4,096 x 18
IDT72805LB10PF CMOS DUAL SyncFIFO DUAL 256 x 18, DUAL 512 x 18, DUAL 1,024 x 18, DUAL 2,048 x 18, and DUAL 4,096 x 18
IDT72805LB10PFI CMOS DUAL SyncFIFO DUAL 256 x 18, DUAL 512 x 18, DUAL 1,024 x 18, DUAL 2,048 x 18, and DUAL 4,096 x 18
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IDT72805LB15BGI CMOS DUAL SyncFIFO DUAL 256 x 18, DUAL 512 x 18, DUAL 1,024 x 18, DUAL 2,048 x 18, and DUAL 4,096 x 18
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參數(shù)描述
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