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參數(shù)資料
| 型號： | IDT72825LB20BGI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | CMOS DUAL SyncFIFO DUAL 256 x 18, DUAL 512 x 18, DUAL 1,024 x 18, DUAL 2,048 x 18, and DUAL 4,096 x 18 |
| 中文描述： | CMOS雙SyncFIFO雙256 × 18，雙512 × 18，雙1,024 × 18，雙2,048 × 18，雙4,096 × 18 |
| 文件頁數(shù)： | 12/26頁 |
| 文件大?。?/td> | 334K |
| 代理商： | IDT72825LB20BGI |
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFO
TM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
12
Figure 6. Write Cycle Timing with Single Register-Buffered FF (IDT Standard Mode)
Figure 5. Reset Timing
(2)
RS
REN
,
WEN
,
LD
PAE
PAF
,
WXO
/
HF
,
RXO
t
RSR
Q
0
- Q
17
OE
= 0
OE
= 1
(1)
3139 drw 05
t
RSS
CONFIGURATION SETTING
t
RSR
FL
,
RXI
,
WXI
RCLK, WCLK
FF
/
IR
t
RSF
EF
/
OR
FWFT Mode
IDT Standard Mode
(3)
(2)
t
RSF
t
RSF
t
RSF
t
RSF
t
RS
WCLK
D
0
- D
17
WEN
FF
t
CLK
t
CLKH
t
CLKL
t
DS
t
ENS
t
DH
t
ENH
t
WFF
t
WFF
DATA IN VALID
NO OPERATION
RCLK
t
SKEW1(1)
REN
3139 drw 06
NOTES:
1. t
SKEW1
is the mnimumtime between a rising RCLK edge and a rising WCLK edge to guarantee that
FF
will go HIGH during the current clock cycle. If the time between the rising edge
of RCLK and the rising edge of WCLK is less than t
SKEW1
, then
FF
may not change state until the next WCLK edge.
2. Select this mode by setting (
FL
,
RXI
,
WXI
) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
NOTES:
1. Single device mode (
FL
,
RXI
,
WXI
) = (0,0,0), (0,0,1), (0,1,0), (1,0,0), (1,0,1) or (1,1,0).
FL
,
RXI
,
WXI
should be static (tied to V
CC
or GND).
2. The clocks (RCLK, WCLK) can be free-running asynchronously or coincidentally.
3. After reset, the outputs will be LOW if
OE
= 0 and tri-state if
OE
= 1.
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PDF描述 |
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參數(shù)描述 |
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