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參數(shù)資料
| 型號： | IDT72825LB15BG |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS DUAL SyncFIFO DUAL 256 x 18, DUAL 512 x 18, DUAL 1,024 x 18, DUAL 2,048 x 18, and DUAL 4,096 x 18 |
| 中文描述： | 1K X 18 BI-DIRECTIONAL FIFO, 10 ns, PBGA121 |
| 封裝： | 16 X 16 MM, PLASTIC, BGA-121 |
| 文件頁數(shù)： | 14/26頁 |
| 文件大?。?/td> | 334K |
| 代理商： | IDT72825LB15BG |
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFO
TM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
14
Figure 10. Single Register-Buffered Empty Flag Timing (IDT Standard Mode)
NOTES:
1. t
SKEW1
is the mnimumtime between a rising RCLK edge and a rising WCLK edge to guarantee that
FF
will go HIGH during the current clock cycle. If the time between the rising edge
of RCLK and the rising edge of WCLK is less than t
SKEW1
, then
FF
may not change state until the next WCLK edge.
2. Select this mode by setting (
FL
,
RXI
,
WXI
) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
Figure 9. Single Register-Buffered Full Flag Timing (IDT Standard Mode)
DATA READ
WCLK
D
0
- D
17
WEN
RCLK
FF
Q
0
- Q
17
t
A
t
WFF
DATA WRITE
REN
t
WFF
t
ENH
t
ENS
t
DS
t
WFF
t
DS
DATA
WRITE
NEXT DATA READ
t
A
NO WRITE
NO WRITE
DATA IN OUTPUT REGISTER
OE
LOW
t
SKEW1(1)
t
SKEW1(1)
t
ENH
t
ENS
3139 drw 09
WCLK
D
0
- D
17
WEN
RCLK
EF
Q
0
- Q
17
OE
t
DS
t
ENS
t
A
t
SKEW1
DATA WRITE 1
DATA READ
t
ENH
t
REF
t
DS
t
ENS
DATA WRITE 2
t
ENH
t
REF
REN
DATA IN OUTPUT REGISTER
t
FRL(1)
LOW
3139 drw 10
t
REF
t
SKEW1
t
FRL(1)
NOTES:
1. When t
SKEW1
mnimumspecification, t
FRL
(maximum = t
CLK
+ t
SKEW1.
When t
SKEW1
< mnimumspecification, t
FRL
(maximum = either 2 *t
CLK
+ t
SKEW1, or
t
CLK
+ t
SKEW1.
The Latency Timng
apply only at the Empty Boundary (
EF
= LOW).
2. Select this mode by setting (
FL
,
RXI
,
WXI
) = (0,0,0), (0,1,1), (1,0,0) or (1,1,1) during Reset.
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| IDT72825LB15PFGI | 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC DL 1024X18 128TQFP |
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