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參數(shù)資料
| 型號(hào)： | IDT72815LB10PFI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | CMOS DUAL SyncFIFO DUAL 256 x 18, DUAL 512 x 18, DUAL 1,024 x 18, DUAL 2,048 x 18, and DUAL 4,096 x 18 |
| 中文描述： | CMOS雙SyncFIFO雙256 × 18，雙512 × 18，雙1,024 × 18，雙2,048 × 18，雙4,096 × 18 |
| 文件頁(yè)數(shù)： | 21/26頁(yè) |
| 文件大?。?/td> | 334K |
| 代理商： | IDT72815LB10PFI |
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21
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72805LB/72815LB/72825LB/72835LB/72845LB CMOS Dual SyncFIFO
TM
256 x 18, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
Figure 25. Write Cycle Timing with Double Register-Buffered
FF
(IDT Standard Mode)
NOTES:
1.
t
SKEW1
is the mnimumtime between a rising RCLK edge and a rising WCLK edge to guarantee that
FF
will go HIGH after one WCLK cycle plus t
WFF
. If the time between the rising edge of RCLK
and the rising edge of WCLK is less than t
SKEW1
, then the
FF
deassertion time may be delayed an extra WCLK cycle.
2.
LD
= HIGH.
3. Select this mode by setting (
FL
,
RXI
,
WXI
) = (0,1,0) or (1,1,0) during Reset.
Figure 24. Double Register-Buffered Full Flag Timing (IDT Standard Mode)
NOTES:
1. t
SKEW1
is the mnimumtime between a rising RCLK edge and a rising WCLK edge to guarantee that
FF
will go HIGH after one WCLK cycle plus t
RFF
. If the time between the rising edge
of RCLK and the rising edge of WCLK is less than t
SKEW1
, then the
FF
deassertion may be delayed an extra WCLK cycle.
2.
LD
= HIGH.
3. Select this mode by setting (
FL
,
RXI
,
WXI
) = (0,1,0) or (1,1,0) during Reset.
D
0
- D
17
WEN
RCLK
FF
REN
t
ENH
t
ENH
Q
0
- Q
17
DATA READ
NEXT DATA READ
DATA IN OUTPUT REGISTER
LOW
OE
t
SKEW1
DATA WRITE
3139 drw 24
WCLK
NO WRITE
1
2
1
2
t
DS
NO WRITE
t
WFF
t
WFF
t
WFF
t
A
t
ENS
t
ENS
t
SKEW1
t
DS
t
A
Wd
(1)
(1)
WCLK
D
0
-
D
17
WEN
FF
RCLK
REN
t
DS
t
WFF
t
WFF
DATA IN VALID
NO OPERATION
(1)
t
SKEW1
3139 drw 25
t
ENS
t
DH
t
ENH
1
2
t
CLKH
t
CLKL
t
CLK
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PDF描述 |
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