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參數(shù)資料
| 型號(hào)： | IDT72605L35J |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncBiFIFOO 256 x 18 x 2 and 512 x 18 x 2 |
| 中文描述： | 256 X 18 BI-DIRECTIONAL FIFO, 21 ns, PQCC68 |
| 封裝： | PLASTIC, LCC-68 |
| 文件頁數(shù)： | 10/20頁 |
| 文件大?。?/td> | 209K |
| 代理商： | IDT72605L35J |
IDT72605/IDT72615 CMOS SyncBiFIFO
256 x 18 x 2 and 512 x 18 x 2
COMMERCIAL TEMPERATURE RANGE
5.18
10
Data B
I/O
I
R/
W
B
0
EN
B
0
OE
B
0
Port B Operation
Data B is written on CLKB
↑
. This write cycle immediately following output low-
impedance cycle is prohibited. Note that even though
OE
B
= 0, a LOW logic level on
R/
W
B
, once qualified by a rising edge on CLK
B,
will put Data B into a high-impedance
state.
Data B is written on CLKB
↑
.
Data B is ignored
Data is read
(1)
from RAM array to output register on CLKB
≠
, Data B is LOW
impedance
Data is read
(1)
from RAM array to output register on CLKB
≠
, Data B is HIGH
impedance
Output register does not change
(2)
, Data B is low-impedance
Output register does not change
(2)
, Data B is high-impedance
0
0
1
0
1
0
1
X
0
I
I
O
1
0
1
O
1
1
1
1
0
1
O
O
NOTES:
1. When A
2
A
1
A
0
= 000 or 1XX, the next A
→
B FIFO value is read out of the output register and the read pointer advances. If A
2
A
1
A
0
= 001, the bypass
path is selected and bypass data is read from the Port B output register.
2. Regardless of the condition of A
2
A
1
A
0
, the data in the Port B output register does not change and the A
→
B read pointer does not advance.
2704 tbl 13
Table 5. Port B Operation Control Signals.
input register and the FIFO memory. If R/
W
B
is HIGH and
OE
B
is LOW, data comes out of bus and is read from output register
into three-state buffer. In bypass mode, if R/
W
B
is LOW,
bypass messages are transferred into B
→
A output register. If
R/
W
A
is HIGH, bypass messages are transferred into A
→
B
output register. Refer to pin descriptions for more information.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT72605L35PF | CMOS SyncBiFIFOO 256 x 18 x 2 and 512 x 18 x 2 |
| IDT72615 | CMOS SyncBiFIFOO 256 x 18 x 2 and 512 x 18 x 2 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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