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參數(shù)資料
| 型號(hào)： | IDT72605L25PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncBiFIFOO 256 x 18 x 2 and 512 x 18 x 2 |
| 中文描述： | 256 X 18 BI-DIRECTIONAL FIFO, 15 ns, PQFP64 |
| 封裝： | TQFP-64 |
| 文件頁(yè)數(shù)： | 16/20頁(yè) |
| 文件大小： | 209K |
| 代理商： | IDT72605L25PF |
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IDT72605/IDT72615 CMOS SyncBiFIFO
256 x 18 x 2 and 512 x 18 x 2
COMMERCIAL TEMPERATURE RANGE
5.18
16
NOTES:
1. When
CS
A
is brought HIGH, A
→
B Bypass mode will switch to FIFO mode on the following CLK
A
LOW-to-HIGH transition.
2. After the bypass operation is completed, the
BYP
B
goes from LOW-to-HIGH; this will reset all bypass flags. The bypass path becomes available for
the next bypass operation.
3. When A-side changed from bypass mode into FIFO mode, B-side only has one cycle to read the bypass data. On the next cycle, B-side will be
forced back to FIFO mode.
Figure 10. A
→
B Bypass Timing
CLK
A
t
CH
t
SKEW1
DATA OUTPUT
t
A
t
OLZ
t
OE
A ,
2
A ,
0
A ,
1
CLK
B
EN
A
D
A0
-D
A17
R/W
A
R/W
B
EN
B
D
B0
-D
B17
OE
B
AB
EF
t
CS
A ,
0
A ,
2
A ,
1
= 001
t
CS
t
FF
t
FF
DATA INPUT
BYPASS FLAG
FIFO FLAG
t
FF
t
DS
t
SKEW1
t
SKEW1
t
CS
t
EF
t
EF
t
EF
BYPASS FLAG
FIFO FLAG
t
OHZ
AB
FF
CS
A
B
BYP
FIFO FLAG
t
CH
2704 drw 14
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PDF描述 |
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