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參數(shù)資料
| 型號： | IDT723641L20PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 7/21頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC 1024X36 120-TQFP |
| 標(biāo)準包裝： | 750 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 36.8K（1K x 36） |
| 數(shù)據(jù)速率： | 50MHz |
| 訪問時間： | 20ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 120-LQFP |
| 供應(yīng)商設(shè)備封裝： | 120-TQFP（14x14） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 723641L20PF8 |
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT723631/723641/723651 CMOS SyncFIFO
512 x 36, 1,024 x 36 and 2,048 x 36
15
Figure 7. OR Flag Timing and First Data Word Fall Through when the FIFO is Empty
NOTE:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for OR to transition HIGH and to clock the next word to the FIFO output register in three CLKB
cycles. If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of OR HIGH and the first word load to the output register may
occur one CLKB cycle later than shown.
CSA
W/RA
MBA
IR
A0 - A35
CLKB
OR
CSB
W/RB
MBB
ENA
ENB
B0 -B35
CLKA
12
3
3023 drw10
tCLKH
tCLKL
tCLK
tENS2
tENS1
tENH2
tENH1
tDS
tDH
tSKEW1
tCLK
tCLKL
tPOR
tENS1
tENH1
tA
Old Data in FIFO Output Register
W1
FIFO Empty
LOW
HIGH
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
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PDF描述 |
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