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參數(shù)資料
| 型號： | IDT723633L12PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 16/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC 512X36 128-TQFP |
| 標準包裝： | 72 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 18.4K（512 x 36） |
| 數(shù)據(jù)速率： | 83MHz |
| 訪問時間： | 12ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 723633L12PF |
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23
COMMERCIALTEMPERATURERANGE
IDT723623/723633/723643 BUS-MATCHING SyncFIFO
256 x 36, 512 x 36, 1,024 x 36
Figure 13. IR Flag Timing and First Available Write when FIFO is Full (FWFT Mode)
NOTES:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for IR to transition HIGH in the next CLKA cycle. If the time between the rising CLKB edge and rising
CLKA edge is less than tSKEW1, then IR may transition HIGH one CLKA cycle later than shown.
2. If Port B size is word or byte, tSKEW1 is referenced to the rising CLKB edge that reads the last word or byte write of the long word, respectively.
CSB
OR
MBB
ENB
B0-B35
CLKB
IR
CLKA
CSA
3269 drw14
W/RA
12
A0-A35
MBA
ENA
tCLK
tCLKH
tCLKL
tENS2
tENH
tA
tSKEW1
tCLK
tCLKH
tCLKL
tENS2
tDS
tENH
tDH
To FIFO
Previous Word in FIFO Output Register
Next Word From FIFO
LOW
W/RB
HIGH
LOW
HIGH
LOW
HIGH
(1)
FIFO Full
tWFF
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