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參數(shù)資料
| 型號： | IDT723614L20PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncBiFIFOO WITH BUS MATCHING AND BYTE SWAPPING 64 x 36 x 2 |
| 中文描述： | 64 X 36 BI-DIRECTIONAL FIFO, 12 ns, PQFP120 |
| 封裝： | TQFP-120 |
| 文件頁數(shù)： | 37/39頁 |
| 文件大?。?/td> | 499K |
| 代理商： | IDT723614L20PF |
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37
COMMERCIAL TEMPERATURE RANGE
IDT723614 CMOS SyncBiFIFO
WITH BUS MATCHING AND BYTE SWAPPING
64 x 36 x 2
CALCULATING POWER DISSIPATION
The I
CC(f)
current for the graph in Figure 27 was taken while simultaneously reading and writing the FIFO on the
IDT723614 with CLKA and CLKB set to fs. All data inputs and data outputs change state during each clock cycle to
consume the highest supply current. Data outputs were disconnected to normalize the graph to a zero-capacitance load.
Once the capacitive lead per data-output channel is known, the power dissipation can be calculated with the equation
below.
With I
CC(f
) taken from Figure 28, the maximum power dissipation (P
T
) of the IDT723614 can be calculated by:
P
T
= V
CC
x I
CC(f)
+
∑
(C
L
x V
OH
2
x
f
o
)
where:
C
L
=
output capacitance load
f
o
=
switching frequency of an output
V
OH
=
output high level voltage
When no reads or writes are occurring on the IDT723614, the power dissipated by a single clock (CLKA or CLKB)
input running at frequency f
s
is calculated by:
P
T
=V
CC
x f
s x
0.290 mA/MHz
TYPICAL CHARACTERISTICS
SUPPLY CURRENT
vs
CLOCK FREQUENCY
0
10
20
30
40
50
60
70
0
50
100
150
200
250
300
350
400
– Clock Frequency – MHz
fs
IC
fdata= 1/2 s
TA= 25
°
C
CL= 0 pF
VCC = 5.5 V
3146 drw 27
VCC = 5 V
VCC = 4.5 V
80
Figure 27
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PDF描述 |
|---|---|
| IDT723614L20PQF | CMOS SyncBiFIFOO WITH BUS MATCHING AND BYTE SWAPPING 64 x 36 x 2 |
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| IDT723614L30PQF | CMOS SyncBiFIFOO WITH BUS MATCHING AND BYTE SWAPPING 64 x 36 x 2 |
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參數(shù)描述 |
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