Figure 9. Write Tim" />
參數(shù)資料
型號(hào)： IDT72281L10PF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 10/26頁(yè)
文件大?。?/td> 0K
描述： IC FIFO 32768X18 LP 10NS 64QFP
標(biāo)準(zhǔn)包裝： 90
系列： 7200
功能： 同步
存儲(chǔ)容量： 589K（32K x 18）
數(shù)據(jù)速率： 100MHz
訪問(wèn)時(shí)間： 10ns
電源電壓： 4.5 V ~ 5.5 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（14x14）
包裝： 托盤(pán)
其它名稱(chēng)： 72281L10PF
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72281/72291
CMOS SuperSync FIFO 65,536 x 9 and 131,072 x 9
18
Figure
9.
Write
Timing
(First
Word
Fall
Through
Mode)
NOTES:
1.
tSKEW3
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
OR
will
go
LOW
after
two
RCLK
cycles
plus
t
REF
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
t
SKEW3
,then
OR
assertion
may
be
delayed
one
extra
RCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
WCLK
edge
and
a
rising
RCLK
edge
to
guarantee
that
PAE
will
go
HIGH
after
one
RCLK
cycle
plus
t
PAE
.If
the
time
between
the
rising
edge
of
WCLK
and
the
rising
edge
of
RCLK
is
less
than
t
SKEW2
,then
the
PAE
deassertion
may
be
delayed
one
extra
RCLK
cycle.
3.
LD
=
HIGH,
OE
=
LOW.
4.
n=
PAE
offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5.
D
=
65,537
for
the
IDT72281
and
131,073
for
the
IDT72291.
W
1
W
2
W
4
W
[n
+2]
W
[D-m-1]
W
[D-m-2]
W
[D-1]
W
D
W
[n+3]
W
[n+4]
W
[D-m]
W
[D-m+1]
WCLK
WEN
D
0
-
D
8
RCLK
tDH
tDS
tSKEW3
(1)
REN
Q
0
-Q
8
PAF
HF
PAE
IR
tDS
tSKEW2
tA
tREF
OR
tHF
tPAF
tWFF
W
[D-m+2]
W
1
tENH
4675
drw
12
DATA
IN
OUTPUT
REGISTER
(2)
W
3
1
2
3
1
D-1
]
[
W
D-1
]
[
W
D-1
]
[
W
1
2
tPAE
相關(guān)PDF資料
PDF描述
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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IDT72281L10PFG 制造商:Integrated Device Technology Inc 功能描述:IC FIFO 32768X18 LP 10NS 64QFP
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