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參數(shù)資料
| 型號： | IDT72230L25TP |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 9/11頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO 2KX8 SYNC 25NS 28DIP |
| 標準包裝： | 14 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 16K (2K x 8) |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 25ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 通孔 |
| 封裝/外殼： | 28-DIP（0.300"，7.62mm） |
| 供應(yīng)商設(shè)備封裝： | 28-PDIP |
| 包裝： | 管件 |
| 其它名稱： | 72230L25TP |
7
COMMERCIALTEMPERATURERANGE
IDT72420/72200/72210/72220/72230/72240 CMOS SYNCFIFO
64 x 8, 256 x 8, 512 x 8, 1,024 x 8, 2,048 x 8, 4,096 x 8
WCLK
D0 - D7
WEN
RCLK
EF
Q0 - Q7
REN
tDS
tSKEW1
tFRL
tENS
tREF
tA
D0
D1
(first valid write)
tOLZ
(1)
tENS
D2
D3
OE
tOE
tA
D0
D1
2680 drw 07
NOTE:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge for EF to change during the current clock cycle. If the time between the rising edge of WCLK and the
rising edge of RCLK is less than tSKEW1, then EF may not change state until the next RCLK edge.
Figure 4. Read Cycle Timing
Figure 5. First Data Word Latency Timing
NOTE:
1. When tSKEW1
≥ minimum specification, tFRL maximum = tCLK + tSKEW1
When tSKEW1 < minimum specification, tFRL maximum = 2tCLK + tSKEW1 or tCLK + tSKEW1
The Latency Timing apply only at the Empty Boundary (EF = LOW).
NO OPERATION
RCLK
REN
EF
tCLK
tCLKH
tCLKL
tENS
tENH
tREF
VALID DATA
tA
tOLZ
tOE
Q0 - Q7
OE
WCLK
(1)
tSKEW1
WEN
tOHZ
2680 drw 06
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PDF描述 |
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參數(shù)描述 |
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