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參數(shù)資料
| 型號： | IDT72215LB50TFB |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | CMOS SyncFIFOO 256 x 18, 512 x 18, 1024 x 18, 2048 x 18 and 4096 x 18 |
| 中文描述： | 的CMOS SyncFIFOO 256 × 18，512 × 18，1024 × 18，2048 × 18和4096 × 18 |
| 文件頁數(shù)： | 9/16頁 |
| 文件大小： | 181K |
| 代理商： | IDT72215LB50TFB |
9
IDT72205LB/72215LB/72225LB/72235LB/72245LB CMOS SyncFIFO
256 x 18-BIT, 512 x 18, 1,024 x 18, 2,048 x 18 and 4,096 x 18
Commercial And Industrial Temperature Ranges
Figure 6. Read Cycle Timing
NOTES:
1. t
SKEW1
is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
FF
will go HIGH during the current clock cycle. If the
time between the rising edge of RCLK and the rising edge of WCLK is less than t
SKEW1
, then
FF
may not change state until the next WCLK edge.
WCLK
D
0
- D
17
t
CLK
t
CLKH
t
CLKL
t
DS
t
ENS
t
DH
t
ENH
t
WFF
t
WFF
DATA IN VALID
NO OPERATION
RCLK
SKEW1
t
(1)
2766 drw 07
Figure 5. Write Cycle Timing
NOTE:
1. t
SKEW2
is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF
will go HIGH during the current clock cycle. If the
time between the rising edge of WCLK and the rising edge of RCLK is less than t
SKEW2
, then
EF
may not change state until the next RCLK edge.
NO OPERATION
RCLK
t
CLK
t
CLKH
t
CLKL
t
ENS
t
ENH
t
REF
t
REF
VALID DATA
t
A
t
OLZ
t
OE
t
OHZ
Q
0
- Q
17
WCLK
SKEW2
t
(1)
2766 drw 08
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