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參數(shù)資料
| 型號： | IDT71342SA20J |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 4K x 8 DUAL-PORT STATIC RAM WITH SEMAPHORE |
| 中文描述： | 4K X 8 DUAL-PORT SRAM, 20 ns, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁數(shù)： | 5/13頁 |
| 文件大?。?/td> | 144K |
| 代理商： | IDT71342SA20J |
6.05
5
IDT71342SA/LA
HIGH-SPEED 4K x 8 DUAL-PORT STATIC RAM WITH SEMAPHORE
COMMERCIAL TEMPERATURE RANGE
AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE
(4)
(CONT'D)
71342X45
71342X55
71342X70
Symbol
READ CYCLE
t
RC
t
AA
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
Read Cycle Time
Address Access Time
Chip Enable Access Time
(3)
45
—
—
45
55
—
—
55
70
—
—
70
ns
ns
t
ACE
—
45
—
55
—
70
ns
t
AOE
t
OH
Output Enable Access Time
Output Hold from Address Change
Output Low-Z Time
(1, 2)
Output High-Z Time
(1, 2)
Chip Enable to Power Up Time
(2)
Chip Disable to Power Down Time
(2)
—
0
25
—
—
0
30
—
—
0
40
—
ns
ns
t
LZ
5
—
5
—
5
—
ns
t
HZ
—
20
—
25
—
30
ns
t
PU
0
—
0
—
0
—
ns
t
PD
—
50
—
50
—
50
ns
t
SOP
SEM Flag Update Pulse (
OE
or
SEM
)
Write Pulse to Data Delay
(4)
Write Data Valid to Read Data Delay
(4)
Semaphore Address Access Time
15
—
20
—
20
—
ns
t
WDD
—
70
—
80
—
90
ns
t
DDD
t
SAA
—
—
45
45
—
—
55
55
—
—
70
70
ns
ns
NOTES:
1. Transition is measured
±
500mV from Low or High-impedance voltage with the Ouput Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM,
CE
= V
IL,
SEM
= V
IH
. To access semaphore,
CE
= V
IH
, and
SEM
= V
IL
.
4. “X” in part number indicates power rating (SA or LA).
AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE
(4)
71342X20
71342X25
71342X35
Symbol
READ CYCLE
t
RC
t
AA
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
Read Cycle Time
Address Access Time
Chip Enable Access Time
(3)
20
—
—
20
25
—
—
25
35
—
—
35
ns
ns
t
ACE
—
20
—
25
—
35
ns
t
AOE
t
OH
Output Enable Access Time
Output Hold from Address Change
Output Low-Z Time
(1, 2)
Output High-Z Time
(1, 2)
Chip Enable to Power Up Time
(2)
Chip Disable to Power Down Time
(2)
—
0
15
—
—
0
15
—
—
0
20
—
ns
ns
t
LZ
0
—
0
—
0
—
ns
t
HZ
—
15
—
15
—
20
ns
t
PU
0
—
0
—
0
—
ns
t
PD
—
50
—
50
—
50
ns
t
SOP
SEM Flag Update Pulse (
OE
or
SEM
)
Write Pulse to Data Delay
(4)
Write Data Valid to Read Data Delay
(4)
Semaphore Address Access Time
—
—
10
—
15
—
ns
t
WDD
—
40
—
50
—
60
ns
t
DDD
t
SAA
—
—
30
—
—
—
30
25
—
—
35
35
ns
ns
2721 tbl 09
2721 tbl 10
相關PDF資料 |
PDF描述 |
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