參數(shù)資料
型號： IDT71342LA55J
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： HIGH-SPEED 4K x 8 DUAL-PORT STATIC RAM WITH SEMAPHORE
中文描述： 4K X 8 DUAL-PORT SRAM, 55 ns, PQCC52
封裝： PLASTIC, LCC-52
文件頁數(shù)： 6/13頁
文件大小： 144K
代理商： IDT71342LA55J
IDT71342SA/LA
HIGH-SPEED 4K x 8 DUAL-PORT STATIC RAM WITH SEMAPHORE
COMMERCIAL TEMPERATURE RANGE
6.05
6
TIMING WAVEFORM OF READ CYCLE NO. 1, EITHER SIDE
(1, 2, 4, 6)
NOTES:
1. Write cycle parameters should be adhered to, in order to ensure proper writing.
2.
CE
L =
CE
R =
V
IL.
CE
"B"
= V
IL.
3. Port "A" may be either left or right port. Port "B" is the opposite from port "A".
t
AA or
t
SAA
ADDRESS
DATA
OUT
PREVIOUS DATA VALID
DATA VALID
t
OH
t
OH
t
RC
2721 drw 07
2721 drw 08
CE
or
SEM
DATA
OUT
VALID DATA
t
PD
t
AOE
t
ACE
OE
t
HZ
t
LZ
t
LZ
t
PU
50%
50%
I
CC
I
SB
CURRENT
t
HZ
t
SOP
(5)
t
SOP
(1)
(1)
(4)
(2)
(2)
(4)
2721 drw 09
R/
W
"A"
VALID
t
WC
MATCH
VALID
MATCH
t
WP
t
DW
t
WDD
t
DDD
ADDR
"A"
DATA
IN "A"
DATA
OUT "B"
ADDR
"B"
(1)
t
DH
TIMING WAVEFORM OF READ CYCLE NO. 2, EITHER SIDE
(1, 3)
TIMING WAVEFORM OF WRITE WITH PORT-TO-PORT READ
(1, 2)
NOTES:
1. Timing depends on which signal is asserted last,
OE
or
CE
.
2. Timing depends on which signal is de-asserted first,
OE
or
CE
.
3. R/
W
= V
IH
and address is valid prior to or coincident with
CE
transition Low.
4. Start of valid data depends on which timing becomes effective last; t
AOE
, t
ACE
, or t
AA.
5. To access RAM,
CE
= V
IL
and
SEM
= V
IH
. To access semaphore,
CE
= V
IH
and
SEM
= V
IL
. t
AA
is for RAM Address Access and t
SAA
is for Semaphore
Address Access.
6. R/
W
= V
IH
,
CE
= V
IL
, and
OE
= V
IL
. Address is valid prior to or coincident with
CE
transition Low.
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PDF描述
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參數(shù)描述
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