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參數(shù)資料
| 型號： | IDT70V7339S |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | HIGH-SPEED 3.3V 512K x 18 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE |
| 中文描述： | 高速與3.3V 3.3V的為512k × 18 SYNCHRONOU開戶銀行可切換雙端口靜態(tài)RAM或2.5V的接口 |
| 文件頁數(shù)： | 20/22頁 |
| 文件大小： | 482K |
| 代理商： | IDT70V7339S |
6.42
IDT70V7339S
High-Speed 512K x 18 Synchronous Bank-Switchable Dual-Port Static RAM Industrial and Commercial Temperature Ranges
JTAG Timing Specifications
t
JCYC
t
JF
t
JCL
t
JR
t
JCH
JTAG AC Electrical
Characteristics
(1,2,3,4)
70V7339
Symbol
Parameter
Mn.
Max.
Units
t
J CYC
JTAG Clock Input Period
100
____
ns
t
JCH
JTAG Clock HIGH
40
____
ns
t
JCL
JTAG Clock Low
40
____
ns
t
JR
JTAG Clock Rise Time
____
3
(1)
ns
t
JF
JTAG Clock Fall Time
____
3
(1)
ns
t
JRST
JTAG Reset
50
____
ns
t
J RSR
JTAG Reset Recovery
50
____
ns
t
JCD
JTAG Data Output
____
25
ns
t
JDC
JTAG Data Output Hold
0
____
ns
t
JS
JTAG Setup
15
____
ns
t
JH
JTAG Hold
15
____
ns
5628 tbl 12
NOTES:
1. Guaranteed by design.
2. 30pF loading on external output signals.
3. Refer to AC Electrical Test Conditions stated earlier in this document.
4. JTAG operations occur at one speed (10MHz). The base device may run at
any speed specified in this datasheet.
TCK
Device Inputs
(1)
/
TDI/TMS
Device Outputs
(2)
/
TDO
TRST
t
JCD
t
JDC
t
JRST
t
JS
t
JH
t
JRSR
5628 drw 21
,
Figure 5. Standard JTAG Timing
NOTES:
1. Device inputs = All device inputs except TDI, TMS, TRST, and TCK.
2. Device outputs = All device outputs except TDO.
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PDF描述 |
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