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參數(shù)資料
| 型號： | IDT70V7339S133BFI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 512K x 18 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE |
| 中文描述： | 512K X 18 DUAL-PORT SRAM, 15 ns, PBGA208 |
| 封裝： | 15 X 15 MM, 1.40 MM HEIGHT, 0.80 MM PITCH, FBGA-208 |
| 文件頁數(shù)： | 17/22頁 |
| 文件大小： | 482K |
| 代理商： | IDT70V7339S133BFI |
6.42
IDT70V7339S
High-Speed 512K x 18 Synchronous Bank-Switchable Dual-Port Static RAM Industrial and Commercial Temperature Ranges
Timing Waveform of Pipelined Read with Address Counter Advance
(1)
ADDRESS
An
CLK
DATA
OUT
Qx - 1
(2)
Qx
Qn
Qn + 2
(2)
Qn + 3
ADS
CNTEN
t
CYC2
t
CH2
t
CL2
5628 drw 16
t
SA
t
HA
t
SAD
t
HAD
t
CD2
t
DC
READ
EXTERNAL
ADDRESS
READ WITH COUNTER
COUNTER
HOLD
t
SAD
t
HAD
t
SCN
t
HCN
READ
WITH
COUNTER
Qn + 1
NOTES:
1.
CE
0
,
OE
,
UB
/
LB
= V
IL
; CE
1
, R/
W
, and
REPEAT
= V
IH
.
2. If there is no address change via
ADS
= V
IL
(loading a new address) or
CNTEN
= V
IL
(advancing the address), i.e.
ADS
= V
IH
and
CNTEN
= V
IH
, then
the data output remains constant for subsequent clocks.
Timing Waveform of Flow-Through Read with Address Counter Advance
(1)
ADDRESS
An
CLK
DATA
OUT
Qx
(2)
Qn
Qn + 1
Qn + 2
Qn + 3
(2)
Qn + 4
ADS
CNTEN
t
CYC1
t
CH1
t
CL1
t
SA
t
HA
t
SAD
t
HAD
READ
EXTERNAL
ADDRESS
READ WITH COUNTER
COUNTER
HOLD
t
CD1
t
DC
t
SAD
t
HAD
t
SCN
t
HCN
READ
WITH
COUNTER
相關PDF資料 |
PDF描述 |
|---|---|
| IDT70V7339S133DD | HIGH-SPEED 3.3V 512K x 18 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE |
| IDT70V7339S133DDI | HIGH-SPEED 3.3V 512K x 18 SYNCHRONOUS BANK-SWITCHABLE DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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