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參數(shù)資料
| 型號： | IDT70V3389S4BC |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 64K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE |
| 中文描述： | 64K X 18 DUAL-PORT SRAM, 4.2 ns, PBGA256 |
| 封裝： | BGA-256 |
| 文件頁數(shù)： | 11/17頁 |
| 文件大?。?/td> | 176K |
| 代理商： | IDT70V3389S4BC |
6.42
IDT70V3389S
High-Speed 64K x 18 Dual-Port Synchronous Pipelined Static RAM Industrial and Commercial Temperature Ranges
t
SC
t
HC
CE
0(B1)
ADDRESS
(B1)
A
0
A
1
A
2
A
3
A
4
A
5
t
SA
t
HA
CLK
4832 drw 07
Q
0
Q
1
Q
3
DATA
OUT(B1)
t
CH2
t
CL2
t
CYC2
ADDRESS
(B2)
A
0
A
1
A
2
A
3
A
4
A
5
t
SA
t
HA
CE
0(B2)
DATA
OUT(B2)
Q
2
Q
4
t
CD2
t
CD2
t
CKHZ
t
CD2
t
CKLZ
t
DC
t
CKHZ
t
CD2
t
CKLZ
t
SC
t
HC
t
CKHZ
t
CKLZ
t
CD2
A
6
A
6
t
DC
t
SC
t
HC
t
SC
t
HC
An
An + 1
An + 2
An + 3
t
CYC2
t
CH2
t
CL2
R/
W
ADDRESS
CE
0
CLK
CE
1
UB
,
LB
(0-3)
(3)
DATA
OUT
OE
t
CD2
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
4832 drw 06
(1)
(1)
t
SC
t
HC
t
SB
t
HB
t
SW
t
SA
t
HW
t
HA
t
DC
t
SC
t
HC
t
SB
(5)
t
HB
(4)
(1 Latency)
(5)
&,83A8**
#
&,8*1*/
#
NOTES:
1.
OE
is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
2.
ADS
= V
IL
,
CNTEN
and
CNTRST
= V
IH
.
3. The output is disabled (High-Impedance state) by
CE
0
= V
IH
, CE
1
= V
IL
,
UB
,
LB
= V
IH
following the next rising edge of the clock. Refer to
Truth Table 1.
4. Addresses do not have to be accessed sequentially since
ADS
= V
IL
constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
5. If
UB
or
LB
was HIGH, then the appropriate Byte of DATA
OUT
for Qn + 2 would be disabled (High-Impedance state).
NOTES:
1. B1 Represents Device #1; B2 Represents Device #2. Each Device consists of one IDT70V3389 for this waveform
and are setup for depth expansion in this example. ADDRESS
(B1)
= ADDRESS
(B2)
in this situation.
2.
UB
,
LB
,
OE
, and
ADS
= V
IL
; CE
1(B1)
, CE
1(B2)
, R/
W
,
CNTEN
, and
CNTRST
= V
IH
.
相關(guān)PDF資料 |
PDF描述 |
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