參數(shù)資料
型號: IDT70V19L20PF
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: DRAM
英文描述: HIGH-SPEED 3.3V 128K x 9 DUAL-PORT STATIC RAM
中文描述: 128K X 9 DUAL-PORT SRAM, 20 ns, PQFP100
封裝: TQFP-100
文件頁數(shù): 12/17頁
文件大?。?/td> 265K
代理商: IDT70V19L20PF
IDT70V19L
High-Speed 3.3V 128K x 9 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
Waveform of
BUSY
Arbitration Controlled by
CE
Timing
(M/
S
= V
IH
)
(1,3)
12
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range
70V19L15
Com'l Only
70V19L20
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
INTERRUPT TIMING
t
AS
Address Set-up Time
0
____
0
____
ns
t
WR
Write Recovery Time
0
____
0
____
ns
t
INS
Interrupt Set Time
____
15
____
20
ns
t
INR
Interrupt Reset Time
____
15
____
20
ns
4853 tbl 15
Waveform of
BUSY
Arbitration Cycle Controlled by Address Match
Timing
(M/
S
= V
IH
)
(1)
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. If t
APS
is not satisfied, the
BUSY
signal will be asserted on one side or another but there is no guarantee on which side
BUSY
will be asserted.
3. Refer to Truth Table I - Chip Enable.
4853 drw 13
ADDR
"A"
and
"B"
ADDRESSES MATCH
CE
"A"
CE
"B"
BUSY
"B"
t
APS
t
BAC
t
BDC
(2)
4853 drw 14
ADDR
"A"
ADDRESS "N"
ADDR
"B"
BUSY
"B"
t
APS
t
BAA
t
BDA
(2)
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