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參數(shù)資料
| 型號： | IDT70V07S25J |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM |
| 中文描述： | 32K X 8 DUAL-PORT SRAM, 25 ns, PQCC68 |
| 封裝： | 0.950 X 0.950 INCH, 0.170 INCH HEIGHT, PLASTIC, LCC-68 |
| 文件頁數(shù)： | 12/18頁 |
| 文件大小： | 246K |
| 代理商： | IDT70V07S25J |
6.37
12
IDT70V07S/L
HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM
COMMERCIAL TEMPERATURE RANGE
WAVEFORM OF BUSY ARBITRATION CONTROLLED BY
CE
TIMING
(1)
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. If t
APS
is not satisfied, the busy signal will be asserted on one side or the other, but there is no guarantee on which side busy will be asserted.
NOTE:
1. "X" in part numbers indicates power rating (S or L).
2942 tbl 14
AC ELECTRICAL CHARACTERISTICS OVER THE
OPERATING TEMPERATURE AND SUPPLY VOLTAGE RANGE
(1)
IDT70V07X25
IDT70V07X35
IDT70V07X55
Symbol
INTERRUPT TIMING
t
AS
t
WR
t
INS
t
INR
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
Address Set-up Time
Write Recovery Time
Interrupt Set Time
Interrupt Reset Time
0
0
—
—
—
—
25
30
0
0
—
—
—
—
30
35
0
0
—
—
—
—
40
45
ns
ns
ns
ns
WAVEFORM OF BUSY ARBITRATION CYCLE CONTROLLED BY ADDRESS MATCH TIMING
(1)
2943 drw 15
ADDR
"A"
and
"B"
ADDRESSES MATCH
CE
"A"
CE
"B"
BUSY
"B"
t
APS
t
BAC
t
BDC
(2)
2943 drw 16
ADDR
"A"
ADDRESS "N"
ADDR
"B"
BUSY
"B"
t
APS
t
BAA
t
BDA
(2)
MATCHING ADDRESS "N"
相關(guān)PDF資料 |
PDF描述 |
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