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參數(shù)資料
| 型號： | IDT70V07L55PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM |
| 中文描述： | 32K X 8 DUAL-PORT SRAM, 55 ns, PQFP80 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, TQFP-80 |
| 文件頁數(shù)： | 13/18頁 |
| 文件大?。?/td> | 246K |
| 代理商： | IDT70V07L55PF |
IDT70V07S/L
HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM
COMMERCIAL TEMPERATURE RANGE
6.37
13
WAVEFORM OF INTERRUPT TIMING
(1)
TRUTH TABLE III — INTERRUPT FLAG
(1)
Left Port
R/
W
L
CE
L
OE
L
A
14L
-A
0L
L
L
X
X
X
X
X
X
X
X
L
L
Right Port
OE
R
INT
L
X
X
L
(3)
H
(2)
R/
W
R
X
X
L
X
CE
R
X
L
L
X
A
14R
-A
0R
INT
X
7FFF
7FFE
X
R
L
(2)
H
(3)
X
X
Function
7FFF
X
X
7FFE
X
L
X
X
Set Right
INT
R
Flag
Reset Right
INT
R
Flag
Set Left
INT
L
Flag
Reset Left
INT
L
Flag
NOTES:
1. Assumes
BUSY
L
=
BUSY
R
=V
IH
.
2. If
BUSY
L
= V
IL
, then no change.
3. If
BUSY
R
= V
IL
, then no change.
2942 tbl 15
TRUTH TABLES
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. See Interrupt truth table.
3. Timing depends on which enable signal (
CE
or R/
W
) is asserted last.
4. Timing depends on which enable signal (
CE
or R/
W
) is de-asserted first.
2943 drw 17
ADDR
"A"
INTERRUPT SET ADDRESS
CE
"A"
R/
W
"A"
t
AS
t
WC
t
WR
(3)
(4)
t
INS(3)
INT
"B"
(2)
2943 drw 18
ADDR
"B"
INTERRUPT CLEAR ADDRESS
CE
"B"
OE
"B"
t
AS
t
RC
(3)
t
INR(3)
INT
"B"
(2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT70V07S | HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM |
| IDT70V07S25G | HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM |
| IDT70V07S25J | HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM |
| IDT70V07S25PF | HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM |
| IDT70V07S35G | HIGH-SPEED 3.3V 32K x 8 DUAL-PORT STATIC RAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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