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參數(shù)資料
| 型號： | IDT70T9359L9PFI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 2.5V 8/4K x 18 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| 中文描述： | 8K X 18 DUAL-PORT SRAM, 20 ns, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁數(shù)： | 12/16頁 |
| 文件大?。?/td> | 213K |
| 代理商： | IDT70T9359L9PFI |
6.42
IDT70T9359/49L
High-Speed 2.5V 8/4K x 18 Dual-Port Synchronous Pipelined Static RAM Industrial and Commercial Temperature Ranges
12
Preliminary
&.>AB&''+,BB.BB+,
OE
84
)
#
!#
&.>AB&''+,BB.BB+,
OE
,#
!#
NOTES:
1. Transition is measured 0mV fromLow or High-impedance voltage with the Output Test Load (Figure 2).
2. Output state (High, Low, or High-impedance) is determned by the previous cycle control signals.
3.
CE
0
,
UB
,
LB
, and
ADS
= V
IL
; CE
1
,
CNTEN
, and
CNTRST
= V
IH
. "NOP" is "No Operation".
4. Addresses do not have to be accessed sequentially since
ADS
= V
IL
constantly loads the address on the rising edge of the CLK; numbers are for
reference use only.
5. "NOP" is "No Operation." Data in memory at the selected address may be corrupted and should be re-written to guarantee data integrity.
R/
W
ADDRESS
An
An +1
An + 2
An + 2
An + 3
An + 4
DATA
IN
Dn + 2
CE
0
CLK
5640 drw 12
Qn
DATA
OUT
CE
1
UB
,
LB
t
CD1
Qn + 1
t
CH1
t
CL1
t
CYC1
t
SD
t
HD
t
CD1
t
CD1
t
DC
t
CKHZ
NOP
Qn + 3
(1)
t
CD1
t
DC
t
SC
t
HC
t
SB
t
HB
t
SW
t
HW
t
SA
t
HA
READ
READ
t
CKLZ
(4)
(2)
(1)
t
SW
t
HW
WRITE
(5)
R/
W
ADDRESS
An
An +1
An + 2
t
SD
t
HD
An + 3
An + 4
An + 5
(4)
DATA
IN
Dn + 2
CE
0
CLK
5640 drw 13
Qn
DATA
OUT
CE
1
UB
,
LB
t
CD1
t
CH1
t
CL1
t
CYC1
t
CD1
t
DC
Qn + 4
t
CD1
t
DC
t
SC
t
HC
t
SB
t
HB
t
SW
t
HW
t
SA
t
HA
READ
WRITE
READ
t
CKLZ
(2)
Dn + 3
t
OHZ
(1)
(1)
t
SW
t
HW
OE
t
OE
相關(guān)PDF資料 |
PDF描述 |
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