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參數(shù)資料
| 型號(hào)： | IDT709179L |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | JFET-Input Operational Amplifier 8-SOIC 0 to 70 |
| 中文描述： | 高速32K的流水線× 9同步雙端口靜態(tài)RAM |
| 文件頁(yè)數(shù)： | 8/15頁(yè) |
| 文件大?。?/td> | 179K |
| 代理商： | IDT709179L |
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6.42
IDT709179L
High-Speed 32K x 9 Synchronous Pipelined Dual-Port Static RAM Industrial and Commercial Temperature Ranges
8
Preliminary
*:'(/
>##."
FT
)%+
t
CYC1
@A@
30
%B
!
-!
*:'(/"(."
FT
)%+
@A@
30
%8
!
-!
NOTES:
1. Transition is measured 0mV fromLow or High-impedance voltage with the Output Test Load (Figure 2).
2.
OE
is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
3.
ADS
= V
IL
,
CNTEN
and
CNTRST
= V
IH
.
4. The output is disabled (High-Impedance state) by
CE
0
= V
IH
or CE
1
= V
IL
following the next rising edge of the clock. Refer to Truth Table 1.
5. Addresses do not have to be accessed sequentially since
ADS
= V
IL
constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
6. "X" here denotes Left or Right port. The diagramis with respect to that port.
An
An + 1
An + 2
An + 3
t
CH1
t
CL1
R/
W
ADDRESS
DATA
OUT
CE
0
CLK
OE
t
SC
t
HC
t
CD1
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
t
CKHZ
5644 drw 07
(1)
(1)
(1)
(1)
(2)
CE
1
t
SW
t
HW
t
SA
t
HA
t
DC
t
DC
(5)
t
SC
t
HC
An
An + 1
An + 2
An + 3
t
CYC2
t
CH2
t
CL2
R/
W
ADDRESS
CE
0
CLK
CE
1
(4)
DATA
OUT
OE
t
CD2
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
5644 drw 08
(1)
(1)
(1)
(2)
t
SC
t
HC
t
SW
t
SA
t
HW
t
HA
t
DC
t
SC
t
HC
(5)
(1 Latency)
(6)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT709289 | HIGH-SPEED 64K x 16 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| IDT709289L | HIGH-SPEED 64K x 16 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| IDT709289L12PF | HIGH-SPEED 64K x 16 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| IDT709289L12PFI | HIGH-SPEED 64K x 16 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
| IDT709289L7PF | HIGH-SPEED 64K x 16 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM |
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參數(shù)描述 |
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