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參數(shù)資料
| 型號： | IDT70914S25J |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | High Speed Low-Noise JFET-Input Quad Operational Amplifier 14-CDIP -55 to 125 |
| 中文描述： | 4K X 9 MULTI-PORT SRAM, 25 ns, PQCC68 |
| 封裝： | PLASTIC, LCC-68 |
| 文件頁數(shù)： | 9/11頁 |
| 文件大?。?/td> | 109K |
| 代理商： | IDT70914S25J |
6.42
IDT70914S
High-Speed 36K (4K x 9) Synchronous Dual-Port Static RAM Military, Industrial and Commercial Temperature Ranges
9
*=)+<<=-%
"
/%"
*=)+<<=-%
;"
B%"
NOTES:
1. For t
CYC
= mn.; data out coincident with the rising edge of the subsequent write clock can occur. To ensure writing to the correct address location, the write must
be repeated on the second write clock rising edge. If
CE
= V
IL
, invalid data will be written into array. The An+1 must be rewritten on the following cycle.
2.
OE
LOW throughout.
3. Transition is measured 0mV fromLow or High-impedance voltage with the Output Test Load (Figure 2).
4. For t
CYC
> mn.;
OE
may be used to avoid data out coincident with the rising edge of the subsequent write clock. Use of
OE
will elimnate the need for the write to
be repeated.
R/
W
ADDRESS
DATA
IN
CE
CLKEN
CLK
3490 drw 11
An
An + 1
t
CYC
t
CH
t
H
t
CKLZ
t
CL
t
S
Dn + 1
Qn
t
CD
DATA
OUT
(3)
OE
t
OHZ
(4)
R/
W
ADDRESS
DATA
IN
CE
CLKEN
CLK
3490 drw 10
An
An + 1
An + 1
An + 2
t
CYC
t
CH
t
CL
t
H
t
CKLZ
t
CYC
t
CH
t
CL
t
S
Dn + 1
Dn + 2
Qn
t
CD
t
CKHZ
DATA
OUT
(3)
(3)
(1)
(1)
(1)
相關(guān)PDF資料 |
PDF描述 |
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