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參數(shù)資料
| 型號(hào)： | IDT70914S25FI |
| 廠(chǎng)商： | Integrated Device Technology, Inc. |
| 英文描述： | High Speed Low-Noise JFET-Input Quad Operational Amplifier 14-CDIP -55 to 125 |
| 中文描述： | 高速36K（4K的× 9）同步雙端口RAM |
| 文件頁(yè)數(shù)： | 10/11頁(yè) |
| 文件大小： | 109K |
| 代理商： | IDT70914S25FI |
6.42
IDT70914S
High-Speed 36K (4K x 9) Synchronous Dual-Port Static RAM Military, Industrial and Commercial Temperature Ranges
*'*3CC>&3*3
"
*'*3C>+D=
"
#
The IDT70914 provides a true synchronous Dual-Port Static RAM
interface. Registered inputs provide very short set-up and hold times on
address, data, and all critical control inputs. All internal registers are clocked
on the rising edge of the clock signal. An asynchronous output enable is
provided to ease asynchronous bus interfacing.
The internal write pulse width is dependent on the LOW to HIGH
transitions of the clock signal allowing the shortest possible realized cycle
times. Clock enable inputs are provided to stall the operation of the address
and data input registers without introducing clock skew for very fast
interleaved memory applications.
A HIGH on the
CE
input for one clock cycle will power down the
internal circuitry to reduce static power consumption.
NOTES:
1. 'H' = HIGH voltage level steady state, 'h' = HIGH voltage level one set-up time prior to the LOW-to-HIGH clock transition, 'L' = LOW voltage level steady state 'l' = LOW
voltage level one set-up time prior to the LOW-to-HIGH clock transition, 'X' = Don't care, 'NC' = No change
2.
CLKEN
= V
IL
must be clocked in during Power-Up.
3. Control signals are initialted and termnated on the rising edge of the CLK, depending on their input level. When R/
W
and
CE
are LOW, a write cycle is initiated on
the LOW-to-HIGH transition of the CLK. Termnation of a write cycle is done on the next LOW-to-HIGH transistion of the CLK.
4. The register outputs are internal signals fromthe register inputs being clocked in or disabled by
CLKEN
.
Mode
Inputs
Register Inputs
Register Outputs
(4)
CLK
(3)
CLKEN
(2)
ADDR
DATAIN
ADDR
DATAOUT
Load "1"
↑
L
H
H
H
H
Load "0"
↑
L
L
L
L
L
Hold (do nothing)
↑
H
X
X
NC
NC
X
H
X
X
NC
NC
3490 tbl 10
Inputs
Outputs
Mode
Synchronous
(3)
Asynchronous
CLK
CE
R/
W
OE
I/O
0-8
↑
H
X
X
High-Z
Deselected, Power-Down
↑
L
L
X
DATA
IN
Selected and Write Enabled
↑
L
H
L
DATA
OUT
Read Selected and Data Output Enable Read
↑
X
X
H
High-Z
Outputs Disabled
3490 tbl 09
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT70914S25J | High Speed Low-Noise JFET-Input Quad Operational Amplifier 14-CDIP -55 to 125 |
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| IDT70914S25P | JFET-Input Operational Amplifier 8-PDIP 0 to 70 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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