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參數(shù)資料
| 型號： | IDT70825L45G |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 8K x 16 SEQUENTIAL ACCESS RANDOM ACCESS MEMORY (SARAM⑩) |
| 中文描述： | 8K X 16 STANDARD SRAM, 45 ns, CPGA84 |
| 封裝： | PGA-84 |
| 文件頁數(shù)： | 20/21頁 |
| 文件大?。?/td> | 319K |
| 代理商： | IDT70825L45G |
6.31
20
IDT70825S/L
HIGH-SPEED 8K x 16 SEQUENTIAL ACCESS RANDOM ACCESS MEMORY
MILITARY AND COMMERCIAL TEMPERATURE RANGES
RANDOM ACCESS PORT WAVEFORM: RESET TIMING
t
RSPW
R/ , SR/
or
(
+
)
t
RSRC
t
WERS
1/2
Flag Valid
t
RSFV
3016 drw 25
(4)
RANDOM ACCESS PORT WAVEFORM: RESTART TIMING OF SEQUENTIAL PORT
(1)
NOTES:
1. The sequential port is in the STOP mode and is being restarted from the random port by the Bit 4 Counter Release (see Case 5).
2. "0" is written to Bit 4 from the random port at address [A2 - A0] = 100, when
CMD
= V
IL
and
CE
= V
IH
. The device is in the Buffer Command Mode
(see Case 5).
3. CLR is an internal signal only and is shown for reference only.
4. Sequential port must also prohibit SR/
W
or
SCE
from being low for t
WERS
and t
RSRC
periods, or SCLK must not toggle from Low-to-High until after t
RSRC.
t
FS
SCLK
R/
(Internal Signal)
2-5ns
6-7ns
0.5 x t
CYC
3016 drw 26
CLR
Block
(3)
(2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT70825L45GB | HIGH-SPEED 8K x 16 SEQUENTIAL ACCESS RANDOM ACCESS MEMORY (SARAM⑩) |
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