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參數(shù)資料
| 型號： | IDT70825L25GB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | High Speed Low-Noise JFET-Input Dual Operational Amplifier 8-CDIP -55 to 125 |
| 中文描述： | 8K X 16 MULTI-PORT SRAM, 25 ns, CPGA84 |
| 封裝： | CERAMIC, PGA-84 |
| 文件頁數(shù)： | 19/21頁 |
| 文件大?。?/td> | 319K |
| 代理商： | IDT70825L25GB |
IDT70825S/L
HIGH-SPEED 8K x 16 SEQUENTIAL ACCESS RANDOM ACCESS MEMORY
MILITARY AND COMMERCIAL TEMPERATURE RANGES
6.31
19
SEQUENTIAL COUNTER ENABLE CYCLE AFTER RESET, WRITE CYCLE
(2, 4, 6)
SCLK
(2)
D0
SI/O
IN
3016 drw 23
D1
D2
D3
D4
SCLK
(5)
SI/O
OUT
3016 drw 24
D0
D2
D1
D3
SR/
(3)
(5)
SEQUENTIAL COUNTER ENABLE CYCLE AFTER RESET, READ CYCLE
(2, 4)
NOTES:
1. 'D0' represents data input for Address=0, 'D1' represents data input for Address=1, etc.
1. If
CNTEN
=V
IL
then 'D1' would be written into 'A1' at this point.
3. Data output is available at a t
CD
after the SR/
W
=V
IH
is clocked. The
RST
sets SR/
W
=Low internally and therefore disables the output until the next clock.
4.
SCE
=V
IL
throughout all cycles.
5. If
CNTEN
=V
IL
then 'D1' would be clocked out (read) at this point.
6. SR/
W
=V
IL
.
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PDF描述 |
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