• 參數(shù)資料
    型號(hào)： IDT7034L20PF
    廠商： INTEGRATED DEVICE TECHNOLOGY INC
    元件分類(lèi)： DRAM
    英文描述： HIGH-SPEED 4K x 18 DUAL-PORT STATIC RAM
    中文描述： 4K X 18 DUAL-PORT SRAM, 20 ns, PQFP100
    封裝： 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100
    文件頁(yè)數(shù)： 7/19頁(yè)
    文件大?。?/td> 200K
    代理商： IDT7034L20PF
    6.42
    IDT7034S/L
    High-Speed 4K x 18 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
    AC Electrical Characteristics Over the
    Operating Temperature and Supply Voltage Range
    (4,5)
    7
    NOTES:
    1.
    2.
    3.
    4.
    5.
    Transition is measured ±500mV from Low or High-impedance voltage with Output Test Load (Figure 2).
    This parameter is guaranteed by device characterization, but is not production tested.
    To access RAM,
    CE
    = V
    IL
    ,
    UB
    or
    LB
    = V
    IL
    , and
    SEM
    = V
    IH
    .
    To access semaphore,
    CE
    = V
    IH
    or
    UB
    &
    LB
    = V
    IH
    , and
    SEM
    = V
    IL
    .
    'X' in part numbers indicates power rating (S or L).
    Industrial temperature: for specific speeds, packages and powers contact your sales office.
    NOTES:
    1. Timing depends on which signal is asserted last,
    OE
    ,
    CE
    ,
    LB
    , or
    UB
    .
    2. Timing depends on which signal is de-asserted first,
    CE
    ,
    OE
    ,
    LB
    , or
    UB
    .
    3. t
    BDD
    delay is required only in case where opposite port is completing a write operation to the same address location for simultaneous read operations
    BUSY
    has no
    relation to valid output data.
    4. Start of valid data depends on which timing becomes effective last
    t
    ABE
    , t
    AOE
    , t
    ACE
    , t
    AA
    or t
    BDD
    .
    5. SEM = V
    IH
    .
    Waveform of Read Cycles
    (5)
    7034X15
    Com'l Only
    7034X20
    Com'l Only
    Unit
    Symbol
    Parameter
    Min.
    Max.
    Min.
    Max.
    READ CYCLE
    t
    RC
    Read Cycle Time
    15
    ____
    20
    ____
    ns
    t
    AA
    Address Access Time
    ____
    15
    ____
    20
    ns
    t
    ACE
    Chip Enable Access Time
    (3)
    ____
    15
    ____
    20
    ns
    t
    ABE
    Byte Enable Access Time
    (3)
    ____
    15
    ____
    20
    ns
    t
    AOE
    Output Enable Access Time
    ____
    10
    ____
    12
    ns
    t
    OH
    Output Hold from Address Change
    3
    ____
    3
    ____
    ns
    t
    LZ
    Output Low-Z Time
    (1,2)
    3
    ____
    3
    ____
    ns
    t
    HZ
    Output High-Z Time
    (1,2)
    ____
    10
    ____
    12
    ns
    t
    PU
    Chip Enable to Power Up Time
    (2)
    0
    ____
    0
    ____
    ns
    t
    PD
    Chip Disable to Power Down Time
    (2)
    ____
    15
    ____
    20
    ns
    t
    SOP
    Semaphore Flag Update Pulse (
    OE
    or
    SEM
    )
    10
    ____
    10
    ____
    ns
    t
    SAA
    Semaphore Address Access Time
    ____
    15
    ____
    20
    ns
    4089 tbl 12
    t
    RC
    R/
    W
    CE
    ADDR
    t
    AA
    t
    ACE
    (4)
    OE
    UB
    ,
    LB
    4089 drw 05
    (4)
    t
    AOE
    (4)
    t
    ABE
    (4)
    (1)
    t
    LZ
    t
    OH
    (2)
    t
    HZ
    (3,4)
    t
    BDD
    DATA
    OUT
    BUSY
    OUT
    VALID DATA
    (4)
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