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參數(shù)資料
| 型號： | IDT7025L17JB |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | GIGATRUE 550 CAT PATCH CABLE NO BOOT 20FT YELLOW |
| 中文描述： | 高速8K的× 16 DUAL-PORT靜態(tài)RAM |
| 文件頁數(shù)： | 15/20頁 |
| 文件大?。?/td> | 294K |
| 代理商： | IDT7025L17JB |
IDT7025S/L
HIGH-SPEED 8K x 16 DUAL-PORT STATIC RAM
MILITARY AND COMMERCIAL TEMPERATURE RANGES
6.16
15
WAVEFORM OF INTERRUPT TIMING
(1)
TRUTH TABLES
TRUTH TABLE III — INTERRUPT FLAG
(1)
Left Port
R/
W
L
CE
L
OE
L
A
0L
-A
12L
L
L
X
X
X
X
X
X
X
X
L
L
Right Port
OE
R
INT
L
R/
W
R
X
X
L
X
CE
R
A
0R
-A
12R
INT
X
1FFF
1FFE
X
R
L
(2)
H
(3)
X
X
Function
1FFF
X
X
1FFE
X
X
X
L
L
X
X
L
X
X
Set Right
INT
R
Flag
Reset Right
INT
R
Flag
Set Left
INT
L
Flag
Reset Left
INT
L
Flag
L
(3)
H
(2)
NOTES:
1. Assumes
BUSY
L
=
BUSY
R
= V
IH
.
2. If
BUSY
L
= V
IL
, then no change.
3. If
BUSY
R
= V
IL
, then no change.
4.
INT
R and
INT
L
must be initialized at power-up.
2683 tbl 17
2683 drw 17
ADDR
"A"
INTERRUPT SET ADDRESS
CE
"A"
R/
W
"A"
t
AS
t
WC
t
WR
(3)
(4)
t
INS(3)
INT
"B"
(2)
2683 drw 18
ADDR
"B"
INTERRUPT CLEAR ADDRESS
CE
"B"
OE
"B"
t
AS
t
RC
(3)
t
INR(3)
INT
"B"
(2)
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. See Interrupt Flag truth table.
3. Timing depends on which enable signal (
CE
or R/
W
) is asserted last.
4. Timing depends on which enable signal (
CE
or R/
W
) is de-asserted first.
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PDF描述 |
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