參數(shù)資料
型號： IDT5T9950APFG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘及定時
英文描述： PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封裝： TQFP-32
文件頁數(shù)： 5/9頁
文件大?。?/td> 165K
代理商： IDT5T9950APFG
5
INDUSTRIALTEMPERATURERANGE
IDT5T9950/A
2.5V PROGRAMMABLE SKEW PLL CLOCK DRIVER TURBOCLOCK II
POWER SUPPLY CHARACTERISTICS
5T9950
5T9950A
Symbol
Parameter
Test Conditions(1)
Typ. (2)
Max.
Typ. (2)
Max.
Unit
IDDQ
Quiescent Power Supply Current
VDD = Max., TEST = MID, REF = LOW,
PE = LOW,
sOE = LOW
All outputs unloaded
20
30
20
30
mA
IDD
Power Supply Current per Input HIGH
VDD = Max., VIN = 2.3V
1
30
1
30
A
FS = L
190
290
190
290
IDDD
Dynamic Power Supply Current per Output
FS = M
150
230
150
230
A/MHz
FS = H
130
200
130
200
FS = L
FVCO = 40MHz, CL = 0pF
49
—
FVCO = 50MHz, CL = 0pF
—
56
—
ITOT
Total Power Supply Current
FS = M
FVCO = 80MHz, CL = 0pF
66
—
mA
FVCO = 100MHz, CL = 0pF
—
80
—
FS = H
FVCO = 160MHz, CL = 0pF
103
—
FVCO = 200MHz, CL = 0pF
—
125
—
NOTES:
1. Measurements are for divide-by-1 outputs and DS[1:0] = MM.
2. For nominal voltage and temperature.
INPUT TIMING REQUIREMENTS
5T9950
5T9950A
Symbol
Description (1)
Min.
Max.
Min.
Max.
Unit
tR, tF
Maximum input rise and fall times, 0.7V to 1.7V
—
10
—
10
ns/V
tPWC
Input clock pulse, HIGH or LOW
2
—
2
—
ns
DH
Input duty cycle
10
90
10
90
%
FS = LOW
6
40
6
50
FREF
Reference clock input frequency
FS = MID
10
80
12
100
MHz
FS = HIGH
20
160
24
200
NOTE:
1.
Where pulse width implied by DH is less than tPWC limit, tPWC limit applies.
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PDF描述
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參數(shù)描述
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