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參數(shù)資料
| 型號： | IDT5T93GL16NLGI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 5T SERIES, LOW SKEW CLOCK DRIVER, 16 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC52 |
| 封裝： | GREEN, PLASTIC, QFN-52 |
| 文件頁數(shù)： | 1/15頁 |
| 文件大?。?/td> | 182K |
| 代理商： | IDT5T93GL16NLGI |
INDUSTRIALTEMPERATURERANGE
IDT5T93GL16
2.5VLVDS1:16GLITCHLESSCLOCKBUFFERTERABUFFERII
1
JANUARY 2007
IDT5T93GL16
INDUSTRIAL TEMPERATURE RANGE
2.5V LVDS 1:16
GLITCHLESS CLOCK BUFFER
TERABUFFER II
DESCRIPTION:
TheIDT5T93GL162.5Vdifferentialclockbufferisauser-selectablediffer-
entialinputtosixteenLVDSoutputs. Thefanoutfromadifferentialinputtosixteen
LVDSoutputsreducesloadingontheprecedingdriverandprovidesanefficient
clock distribution network. The IDT5T93GL16 can act as a translator from a
differentialHSTL,eHSTL,LVEPECL (2.5V),LVPECL(3.3V),CML,orLVDS
input to LVDS outputs. A single-ended 3.3V / 2.5V LVTTL input can also be
usedtotranslatetoLVDSoutputs. Theredundantinputcapabilityallowsfora
glitchless change-over from a primary clock source to a secondary clock
source. Selectable inputs are controlled by SEL. During the switchover, the
outputwilldisablelowforuptothreeclockcyclesofthepreviously-selectedinput
clock. The outputs will remain low for up to three clock cycles of the newly-
selectedclock,afterwhichtheoutputswillstartfromthenewly-selectedinput.
AFSELpinhasbeenimplementedtocontroltheswitchoverincaseswherea
clocksourceisabsentorisdriventoDClevelsbelowtheminimumspecifications.
The IDT5T93GL16 outputs can be asynchronously enabled/disabled.
Whendisabled,theoutputswilldrivetothevalueselectedbytheGLpin. Multiple
power and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2007 Integrated Device Technology, Inc.
DSC 6185/19
FEATURES:
Guaranteed Low Skew < 25ps (max)
Very low duty cycle distortion < 100ps (max)
High speed propagation delay < 2ns (max)
Up to 650MHz operation
Glitchless input clock switching
Selectable inputs
Hot insertable and over-voltage tolerant inputs
3.3V / 2.5V LVTTL, HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V),
CML, or LVDS input interface
Selectable differential inputs to sixteen LVDS outputs
Power-down mode
2.5V VDD
Available in VFQFPN package
APPLICATIONS:
Clock distribution
FUNCTIONAL BLOCK DIAGRAM
GL
G1
PD
A1
A2
G2
A2
SEL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q2
Q1
Q3
Q4
Q5
Q6
Q7
Q8
Q9
OUTPUT
CONTROL
Q12
Q14
Q15
Q16
Q13
Q11
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q10
OUTPUT
CONTROL
1
0
FSEL
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