參數(shù)資料
型號(hào)： IDT5T9304PGG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 1/16頁(yè)
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描述： IC CLOCK BUFFER MUX 2:4 24-TSSOP
標(biāo)準(zhǔn)包裝： 62
系列： TERABUFFER™ II
類型： 扇出緩沖器（分配），多路復(fù)用器
電路數(shù)： 1
比率 - 輸入:輸出： 2:4
差分 - 輸入:輸出： 是/是
輸入： CML，eHSTL，HSTL，LVDS，LVEPECL，LVPECL，LVTTL
輸出： LVDS
頻率 - 最大： 450MHz
電源電壓： 2.3 V ~ 2.7 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 管件
DATA SHEET
IDT5T9304 REVISION A MAY 16, 2013
1
2013 Integrated Device Technology, Inc.
LVDS, 1:4 Clock Buffer Terabuffer
IDT5T9304
NRND
NRND – Not Recommend for New Designs
General Description
The IDT5T9304 differential clock buffer has a user-selectable
differential input to four LVDS outputs. The fanout from a differential
input to four LVDS outputs reduces loading on the preceding driver
and provides an efficient clock distribution network. The IDT5T9304
can act as a translator from a differential HSTL, eHSTL, LVEPECL
(2.5V), LVPECL (3.3V), CML, or LVDS input to LVDS outputs. A
single-ended 3.3V / 2.5V LVTTL input can also be used to translate
to LVDS outputs. The redundant input capability allows for an
asynchronous change-over from a primary clock source to a
secondary clock source. Selectable reference inputs are controlled
by SEL.
The IDT5T9304 outputs can be asynchronously enabled/disabled.
When disabled, the outputs will drive to the value selected by the GL
pin. Multiple power and grounds reduce noise.
Applications
Clock distribution
Features
Guaranteed low skew: 50ps (maximum)
Very low duty cycle distortion: 125ps (maximum)
Propagation delay: 1.75ns (maximum)
Up to 450MHz operation
Selectable inputs
Hot insertable and over-voltage tolerant inputs
3.3V/2.5V LVTTL, HSTL eHSTL, LVEPECL (2.5V),
LVPECL (3.3V), CML or LVDS input interface
Selectable differential inputs to four LVDS outputs
2.5V V
DD
0°C to 70°C ambient operating temperature
Available in standard (RoHS 5) and lead-free (RoHS 6) packages
NOT RECOMMENDED FOR NEW DESIGNS
Pin Assignment
IDT5T9304
24-Lead TSSOP
4.4mm x 7.8mm x 1.0mm package body
G Package
Top View
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21
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16
15
14
13
GND
PD
RESERVED
VDD
Q1
Q2
VDD
SEL
G
A2
GND
VDD
Q3
Q4
VDD
GL
A1
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PDF描述
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