IDT 18 Output PCIe G2/QPI Differential Buffer with 2:1 input mux 1463E — 07/20/11 9EX21801A 18 Output P" />
參數(shù)資料
型號： ICS9EX21801AKLFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 9/14頁
文件大?。?/td> 0K
描述： IC FANOUT BUFF DIFF 72-VFQFN
標(biāo)準(zhǔn)包裝： 1,000
系列： PCI Express® (PCIe)
類型： 扇出緩沖器（分配），多路復(fù)用器
PLL： 是
主要目的： Intel QPI，PCI Express（PCIe）
輸入： 時鐘
輸出： HCSL
電路數(shù)： 1
比率 - 輸入:輸出： 2:18
差分 - 輸入:輸出： 是/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 72-VFQFPN（10x10）
包裝： 帶卷 (TR)
其它名稱： 9EX21801AKLFT
IDT
18 Output PCIe G2/QPI Differential Buffer with 2:1 input mux
1463E — 07/20/11
9EX21801A
18 Output PCIe G2/QPI Differential Buffer with 2:1 input mux
4
Datasheet
Pin Description (continued)
PIN #
PIN NAME
PIN TYPE
DESCRIPTION
37
DIF_0
OUT
0.7V differential true clock output
38
DIF_0#
OUT
0.7V differential complement clock output
39
DIF_1
OUT
0.7V differential true clock output
40
DIF_1#
OUT
0.7V differential complement clock output
41
DIF_2
OUT
0.7V differential true clock output
42
DIF_2#
OUT
0.7V differential complement clock output
43
VDD
PWR
Power supply, nominal 3.3V
44
GND
PWR
Ground pin.
45
DIF_3
OUT
0.7V differential true clock output
46
DIF_3#
OUT
0.7V differential complement clock output
47
DIF_4
OUT
0.7V differential true clock output
48
DIF_4#
OUT
0.7V differential complement clock output
49
OE5#
IN
Active low input for enabling DIF pair 5.
1 = tri-state outputs, 0 = enable outputs
50
DIF_5
OUT
0.7V differential true clock output
51
DIF_5#
OUT
0.7V differential complement clock output
52
OE6#
IN
Active low input for enabling DIF pair 6.
1 = tri-state outputs, 0 = enable outputs
53
DIF_6
OUT
0.7V differential true clock output
54
DIF_6#
OUT
0.7V differential complement clock output
55
VDD
PWR
Power supply, nominal 3.3V
56
OE7#
IN
Active low input for enabling DIF pair 7.
1 = tri-state outputs, 0 = enable outputs
57
DIF_7
OUT
0.7V differential true clock output
58
DIF_7#
OUT
0.7V differential complement clock output
59
OE8#
IN
Active low input for enabling DIF pair 8.
1 = tri-state outputs, 0 = enable outputs
60
DIF_8
OUT
0.7V differential true clock output
61
DIF_8#
OUT
0.7V differential complement clock output
62
100M_133M#
IN
Input to select operating frequency. See Frequency/Functionality Table for functionality of this
pin.
63
HIBW_BYPM_LOBW#
IN
Trilevel input to select High BW, Bypass Mode or Low BW.
0 = Low BW Mode, Mid= Bypass Mode, 1 = High Bandwidth
64
SMBCLK
IN
Clock pin of SMBUS circuitry, 5V tolerant
65
SMBDAT
I/O
Data pin of SMBUS circuitry, 5V tolerant
66
SMB_A1
IN
SMBus address bit 1
67
SMB_A0
IN
SMBus address bit 0 (LSB)
68
SEL_A_B#
IN
Input to select differential input clock A or differential input clock B.
0 = Input B selected, 1 = Input A selected.
69
CKPWRGD/PD#
IN
Notifies the clock to sample latched inputs on the rising edge, and to power down on the falling
edge.
70
DIF_9
OUT
0.7V differential true clock output
71
DIF_9#
OUT
0.7V differential complement clock output
72
OE9#
IN
Active low input for enabling DIF pair 9.
1 = tri-state outputs, 0 = enable outputs
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PDF描述
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參數(shù)描述
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