參數(shù)資料
型號： ICS9DB206CLT
元件分類： 時鐘及定時
英文描述： 9DB SERIES, PLL BASED CLOCK DRIVER, 6 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
封裝： 4.40 X 9.70 MM, 0.92 MM HEIGHT, MO-153, TSSOP-28
文件頁數(shù)： 1/13頁
文件大?。?/td> 247K
代理商： ICS9DB206CLT
9DB206CL
www.icst.com/products/hiperclocks.html
REV. B MARCH 21, 2005
1
Integrated
Circuit
Systems, Inc.
ICS9DB206
PCI EXPRESS
JITTER ATTENUATOR
GENERAL DESCRIPTION
The ICS9DB206 is a high perfromance 1-to-6 Dif-
ferential-to-HCSL Jitter Attenuator designed for use
in PCI Express systems. In some PCI Express
systems, such as those found in desktop PCs, the
PCI Express clocks are generated from a low
bandwidth, high phase noise PLL frequency synthesizer. In these
systems, a jitter-attenuating device may be necessary in order
to reduce high frequency random and deterministic jitter com-
ponents from the PLL synthesizer and from the system board.
The ICS9DB206 has two PLL bandwidth modes. In low band-
width mode, the PLL loop bandwidth is 500kHz. This setting of-
fers the best jitter attenuation and is still high enough to pass a
triangular input spread spectrum profile. In high bandwidth mode,
the PLL bandwidth is at 1MHz and allows the PLL to pass more
spread spectrum modulation.
For serdes which have x10 reference multipliers instead of x12.5
multipliers, 5 of the 6 PCI Express outputs (PCIEX1:5) can be
set for 125MHz instead of 100MHz by configuring the appropri-
ate frequency select pins (FS0:1). Output PCIEX0 will always
run at the reference clock frequency (usually 100MHz) in desk-
top PC PCI Express Applications.
Features
Six 0.7V current mode differential HCSL output pairs
1 differential clock input
CLK and nCLK supports the following input types:
LVPECL, LVDS, LVHSTL, SSTL, HCSL
Maximum output frequency: 140MHz
Output skew: 110ps (maximum)
Cycle-to-Cycle jitter: 110ps (maximum)
RMS phase jitter @ 100MHz, (1.5MHz - 22MHz):
2.42ps (typical)
3.3V operating supply
0°C to 70°C ambient operating temperature
Industrial temperature information available upon request
Lead-Free package fully RoHS compliant
HiPerClockS
ICS
PIN ASSIGNMENT
nOE0
nCLK
CLK
FS0
FS1
nOE1
PCIEXT0
nPCIEXC0
PCIEXT1
nPCIEXC1
PCIEXT2
nPCIEXC2
PCIEXT3
nPCIEXC3
PCIEXT4
nPCIEXC4
PCIEXT5
nPCIEXC5
BLOCK DIAGRAM
ICS9DB206
28-Lead TSSOP, 173-MIL
4.4mm x 9.7mm x 0.92mm body package
L Package
Top View
ICS9DB206
28-Lead, 209-MIL SSOP
5.3mm x 10.2mm x 1.75mm body package
F Package
Top View
Phase
Detector
VCO
Loop
Filter
1 HiZ
0 Enabled
1 HiZ
0 Enabled
÷5
0 ÷4
1 ÷5
0 ÷5
1 ÷4
Internal Feedback
÷5
Current
Set
-
+
IREF
PLL_BW
CLK
nCLK
FS0
PCIEXT0
PCIEXC0
VDD
GND
PCIEXT1
PCIEXC1
PCIEXT2
PCIEXC2
VDD
nOE0
VDDA
GND
IREF
FS1
PCIEXT5
PCIEXC5
VDD
GND
PCIEXT4
PCIEXC4
PCIEXT3
PCIEXC3
VDD
nOE1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
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相關PDF資料
PDF描述
ICS9DB206CF 9DB SERIES, PLL BASED CLOCK DRIVER, 6 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
IDT54FCT88915T55L FCT SERIES, PLL BASED CLOCK DRIVER, 7 TRUE OUTPUT(S), 1 INVERTED OUTPUT(S), CQCC28
IDT74FCT88915T133PY FCT SERIES, PLL BASED CLOCK DRIVER, 7 TRUE OUTPUT(S), 1 INVERTED OUTPUT(S), PDSO28
IDT74FCT88915T55J FCT SERIES, PLL BASED CLOCK DRIVER, 7 TRUE OUTPUT(S), 1 INVERTED OUTPUT(S), PQCC28
IDT74FCT88915T55L FCT SERIES, PLL BASED CLOCK DRIVER, 7 TRUE OUTPUT(S), 1 INVERTED OUTPUT(S), CQCC28
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參數(shù)描述
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