參數(shù)資料
型號： ICS9DB106YG-T
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘及定時
英文描述： 9DB SERIES, PLL BASED CLOCK DRIVER, 3 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
封裝： 4.40 MM, 0.65 MM PITCH, MO-153, TSSOP-28
文件頁數(shù)： 1/14頁
文件大?。?/td> 164K
代理商： ICS9DB106YG-T
Integrated
Circuit
Systems, Inc.
ICS9DB106
0833C—08/17/06
Pin Configuration
Recommended Application:
1-to-6 Zero-delay or fanout buffer for PCI Express
Output Features:
6 - 0.7V current mode differential output pairs (HSCL)
SMBus for complete device control
Key Specifications:
Cycle-to-cycle jitter < 35ps
Output-to-output skew < 45 ps
Features/Benefits:
CLKREQ# pin for outputs 1 and 4/output enable for
Express Card applications
PLL or bypass mode/PLL can dejitter incoming clock
Selectable PLL bandwidth/minimizes jitter peaking in
downstream PLL’s
Spread Spectrum Compatible/tracks spreading input
clock for low EMI
SMBus Interface/unused outputs can be disabled
6 Output PCI Express* Buffer with CLKREQ# Function
28-pin SSOP & TSSOP
*Other names and brands may be claimed as the property of others.
PLL_BW 1
28 VDDA
CLK_INT 2
27 GNDA
CLK_INC 3
26 IREF
**CLKREQ1# 4
25 **CLKREQ4#
PCIEXT0 5
24 PCIEXT5
PCIEXC0 623 PCIEXC5
VDD 722 VDD
GND 8
21 GND
PCIEXT1 920 PCIEXT4
PCIEXC1 10
19 PCIEXC4
PCIEXT2 11
18 PCIEXT3
PCIEXC2 12
17 PCIEXC3
VDD 13
16 VDD
SMBDAT 14
15 SMBCLK
ICS9DB106
120K ohm pull down resistors
Note:Pins preceeded by '**' have internal
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PDF描述
ICS9DB106YGLFT 9DB SERIES, PLL BASED CLOCK DRIVER, 3 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
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ICS9DB108YGT 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
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參數(shù)描述
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