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參數(shù)資料
| 型號： | ICS97U2A845A |
| 英文描述： | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| 中文描述： | 1.8V的低功耗寬范圍頻率時鐘驅(qū)動器 |
| 文件頁數(shù)： | 6/13頁 |
| 文件大小： | 226K |
| 代理商： | ICS97U2A845A |
6
ICS97U2A845A
Advance Information
1202—06/30/06
Switching Characteristics
1
T
A
= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
Output enable time
t
en
Output disable time
t
dis
CONDITION
(MHz)
MIN
TYP
4.73
5.82
MAX
8
8
40
30
60
50
4
UNITS
ns
ns
ps
ps
ps
ps
v/ns
v/ns
v/ns
ps
ps
ps
ps
ps
ps
ps
ps
ps
kHz
OE to any output
OE to any output
160 to 270
271 to 410
160 to 270
271 to 410
-40
-30
-60
-50
1
0.5
1.5
0
0
-50
-20
-50
Input Clock
Output Enable (OE), (OS)
2.5
Output clock slew rate
SLr1(o)
t
jit(cc+)
t
jit(cc-)
2.5
3
40
-40
50
20
50
80
60
40
30
33
160 to 270
271 to 410
271 to 410
Static Phase Offset
t
jit
(per)
+
t
()dyn +
t
skew(o)
t
()dyn
+
t
skew(o)
t
SPO
∑
(su)
∑
t
(h)
2
0
160 to 270
271 to 410
SSC modulation frequency
SSC clock input frequency
deviation
PLL Loop bandwidth (-3 dB
from unity gain)
30.00
0.00
-0.50
%
2.0
MHz
Output to Output Skew
t
skew
160 to 410
Period jitter
t
jit (per)
Input slew rate
SLr1(i)
160 to 410
Cycle-to-cycle period jitter
Dynamic Phase Offset
t
()dyn
Half-period jitter
t
jit(hper)
NOTE: The PLL must be able to handle spread spectrum induced skew.
NOTE: Operating clock frequency indicates a range over which the PLL must be able to lock, but in which it is not
required to meet the other timing parameters. (Used for low speed system debug.)
NOTE: Application clock frequency indicates a range over which the PLL must meet all timing parameters.
NOTE: Stabilization time is the time required for the integrated PLL circuit to obtain phase lock of its feedback
signal to its reference signal, within the value specificied by the Static Phase Offset (t
(
), after power-up.
During
normal operation, the stabilization time is also the time required for the integrated PLL circuit to obtain phase lock
of its feedback signal to its reference signal when CK and CK go to a logic low state, enter the power-down mode
and later return to active operation. CK and CK may be left floating after they have been driven low for one
complete clock cycle.
Timing Requirements
T
A
= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
Max clock frequency
freq
op
CONDITIONS
MIN
95
MAX
410
UNITS
MHz
1.8V+0.1V @ 25°C
1.8V+0.1V @ 25°C
Application Frequency Range
freq
App
160
410
MHz
Input clock duty cycle
d
tin
T
STAB
40
60
%
CLK stabilization
15
μs
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS97U2A845AH(LF)-T | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| ICS97U2A877A | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| ICS97U2A877AH(LF)-T | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| ICS97U2A877AK(LF)-T | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| ICS97U877AHLF | 1.8V Wide Range Frequency Clock Driver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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