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參數(shù)資料
| 型號(hào)： | ICS95V842 |
| 英文描述： | DDR Phase Lock Loop Clock Driver (60MHz - 220MHz) |
| 中文描述： | 復(fù)員鎖相環(huán)時(shí)鐘驅(qū)動(dòng)器（60MHz時(shí)- 220MHz） |
| 文件頁(yè)數(shù)： | 4/9頁(yè) |
| 文件大?。?/td> | 83K |
| 代理商： | ICS95V842 |
4
ICS95V842
0830A—09/10/04
Timing Requirements
T
A
= 0°C to +85°C; Supply Voltage AVDD, VDD = 2.5 V +/- 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
Max clock frequency
3
freq
op
Application Frequency
Range
3
Input clock duty cycle
d
tin
CLK stabilization
T
STAB
CONDITIONS
MIN
33
MAX
233
UNITS
MHz
freq
App
60
220
MHz
40
60
100
%
μs
DC Electrical Characteristics
TA = 0°C to +85°C; Supply Voltage AVDD, VDD = 2.5 V +/- 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
Supply Voltage
V
DDQ
, A
VDD
CLK_INT, CLK_INC, FB_INC,
FB_INT
CLK_INT, CLK_INC, FB_INC,
FB_INT
DC input signal voltage
(note 1,2)
Differential input signal
voltage (note 3)
FB_INT
Differential output voltage
(note 3)
FB_INT
Output differential cross-
voltage (note 4)
Input differential cross-
voltage (note 4)
Operating free-air
temperature
CONDITIONS
MIN
2.3
TYP
2.5
MAX
2.7
UNITS
V
Low level input voltage
V
IL
0.4
V
DD
/2 - 0.18
V
High level input voltage
V
IH
V
DD
/2 + 0.18
2.1
V
V
IN
-0.3
V
DD
+ 0.3
V
V
ID
CLK_INT, CLK_INC, FB_INC,
0.36
V
DD
+ 0.6
V
V
OD
CLK_INT, CLK_INC, FB_INC,
0.7
V
DD
+ 0.6
V
V
OX
V
DD
/2 - 0.15
V
DD
/2 + 0.15
V
V
IX
V
DD
/2 - 0.2
V
DD
/2
V
DD
/2 + 0.2
V
T
A
0
85
°C
Notes:
1
2
3
4
Differential input signal voltage specifies the differential voltage [VTR-VCP] required for switching,
where VTR is the true input level and VCP is the complementary input level.
Differential cross-point voltage is expected to track variations of VDD and is the voltage at which
the differential signal must be crossing.
Unused inputs must be held high or low to prevent them from floating.
DC input signal voltage specifies the allowable DC excursion of differential input.
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PDF描述 |
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