ICS95V157 0501C—11/24/08 Pin Descriptions This PLL Clock Buffer is designed for a VDD
參數(shù)資料
型號: ICS95V157AG
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 2/9頁
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描述: IC CLK BUFF 1:10 233MHZ 48-TSSOP
標(biāo)準(zhǔn)包裝: 39
類型: 扇出緩沖器(分配)
電路數(shù): 1
比率 - 輸入:輸出: 1:10
差分 - 輸入:輸出: 無/是
輸入: 時鐘
輸出: SSTL-2
頻率 - 最大: 233MHz
電源電壓: 2.3 V ~ 2.7 V
工作溫度: 0°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 48-TFSOP(0.240",6.10mm 寬)
供應(yīng)商設(shè)備封裝: 48-TSSOP
包裝: 管件
其它名稱: 95V157AG
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ICS95V157
0501C—11/24/08
Pin Descriptions
This PLL Clock Buffer is designed for a VDD of 2.5V, an AVDD of 2.5V and differential data input and output levels.
ICS95V157 is a zero delay buffer that distributes a single-ended clock input (CLK_INT) to ten differential pair of clock
outputs (CLKT[0:9], CLKC[0:9]) and one single-ended feedback clock output (FB_OUTT). The clock outputs are
controlled by the input clocks (CLK_INT), the feedback clock (FB_INT), the 2.5-V LVCMOS input (PD#) and the analog
power input (AVDD). When input (PD#) is low while power is applied, the receivers are disabled, the PLL is turned off
and the differential clock outputs are tri-stated. When AVDD is grounded, the PLL is turned off and bypassed for test
purposes.
The PLL in the ICS95V157 clock driver uses the input clocks (CLK_INT) and the feedback clock (FB_INT) to provide
high-performance, low-skew, low-jitter, output differential clocks (CLKT [0:9], CLKC [0:9]). ICS95V157 is also able to
track Spread Spectrum Clock (SSC) for reduced EMI.
ICS95V157 is characterized for operation from 0°C to 85°C.
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PDF描述
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