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參數(shù)資料
| 型號： | ICS9160M-03 |
| 英文描述： | Frequency Generator and Integrated Buffer for PowerPC |
| 中文描述： | 頻率發(fā)生器和集成緩沖器為PowerPC |
| 文件頁數(shù)： | 6/7頁 |
| 文件大?。?/td> | 240K |
| 代理商： | ICS9160M-03 |
6
ICS9160-03
Preliminary Product Preview
The data is latched into the internal shift register on the
falling
edge of the BCLK signal with the BCLK as a reference
(see waveform above). The SDATA input pattern will
change
at the BCLK rising edges and must be stable for loading into
the shift register at the BCLK
falling
edges.
Programming Bit Addresses
The following table lists the function of each of the 15 input programming bits for the device.
ICS9160-03 SDATA Serial Stop Clock Input Pin Bit Pattern
BIT#
OUTPUT PIN
STOP CLOCK FUNCTION
(Clocks stops if Bit=Low)
0
1
2
3
4
5
6
7
8
9
START BIT (One "zero" bit needed to start shift register sequence.)
GRAPHIC
32
n/a
30
28
27
21
22
24
25
19
n/a
12
11
9
8
FLOPPY
BCLK6
BCLK5
BCLK4
BCLK3
BCLK2
BCLK1
BCLK0
10
11
12
13
14
15
PCLK3
PCLK2
PCLK1
PCLK0
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PDF描述 |
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