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參數(shù)資料
| 型號： | ICS91305 |
| 英文描述： | High Performance Communication Buffer |
| 中文描述： | 高性能通信緩沖區(qū) |
| 文件頁數(shù)： | 13/17頁 |
| 文件大?。?/td> | 252K |
| 代理商： | ICS91305 |
13
ICS932S203
0601E—12/22/04
All 3V66 clocks are to be in phase with each other. All 66MHz_OUT clocks are to be in phase with each other. There
is NO phase relationship between the 3V66 clocks and the 66MHz_OUT and PCI clocks. In the case where 3V66_1
is configured as 48MHz VCH clock, there is no defined phase relationship between 3V66_1/VCH and other 3V66 clocks.
The PCI group should lag 3V66 by the standard skew described below as Tpci.
The 66MHz_IN to 66MHz_OUT delay is shown in the figure below and is specified to be within a min and max
propagation value.
66MHz_IN
66MHz_OUT
PCICLK_F
3V66
Tpd
Tpci
No Relationship
Buffered Mode - 3V66[0:1], 66MHz_IN, 66MHz_OUT[0:2] and PCI Phase Relationship
Group Skews at Common Transition Edges: (Buffered Mode)
GROUP
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
3V66
66MHz_OUT
PCI
3V66
66OUT
PCI
3V66 (1:0) pin to pin skew
66MHz_OUT (2:0) pin to pin skew
PCI_F (2:0) and PCI (6:0) pin to pin skew
Propogation delay from 66MHz_IN to
66MHz_OUT (2:0)
66MHz_OUT (2:0) leads 33 MHz PCI
0
0
0
500
175
500
ps
ps
ps
66MHz_IN 66MHz_OUT
Tpd
2.5
4.5
ns
66MHz_OUT to PCI
1
Guaranteed by design, not 100% tested in production.
Tpci
1.5
3.5
ns
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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