參數(shù)資料
型號： ICS87949AYILF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 1/13頁
文件大?。?/td> 0K
描述： IC CLK GENERATOR /1 /2 52-LQFP
標準包裝： 160
系列： HiPerClockS™
類型： 時鐘發(fā)生器
PLL： 無
輸入： CML，LVCMOS，LVPECL，LVTTL，SSTL
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 3:15
差分 - 輸入:輸出： 是/無
頻率 - 最大： 160MHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 52-LQFP
供應(yīng)商設(shè)備封裝： 52-TQFP（10x10）
包裝： 托盤
其它名稱： 800-1226
87949AYILF
87949AYI
www.idt.com
REV. C AUGUST 5, 2010
1
ICS87949I
LOW SKEW,
÷1, ÷2
CLOCK GENERATOR
GENERAL DESCRIPTION
The ICS87949I is a low skew, ÷1, ÷2 Clock Generator.
The ICS87949I has selectable single ended clock or
LVPECL clock inputs. The single ended clock input
accepts LVCMOS or LVTTL input levels. The PCLK, nPCLK
pair can accept LVPECL, CML, or SSTL input levels. The
low impedance LVCMOS outputs are designed to drive 50
Ω
series or parallel terminated transmission lines.The
effective fanout can be increased from 15 to 30 by utilizing
the ability of the outputs to drive two series terminated lines.
The divide select inputs, DIV_SELx, control the output
frequency of each bank. The outputs can be utilized in the
÷1, ÷2 or a combination of ÷1 and ÷2 modes. The master
reset input, MR/nOE, resets the internal frequency dividers
and also controls the active and high impedance states of
all outputs.
The ICS87949I is characterized at 3.3V core/3.3V output.
Guaranteed output and part-to-part skew characteristics make
the ICS87949I ideal for those clock distribution applications
demanding well defined performance and repeatability.
FEATURES
Fifteen single ended LVCMOS outputs,
7
Ω typical output impedance
Selectable LVCMOS or LVPECL clock inputs
CLK0 and CLK1 can accept the following input levels:
LVCMOS and LVTTL
PCLK, nPCLK supports the following input types:
LVPECL, CML, SSTL
Maximum output frequency: 160MHz
Output skew: 350ps (maximum)
Part-to-part skew: 2.75ns (maximum)
3.3V supply voltage
-40°C to 85°C ambient operating temperature
Available in both standard and lead-free RoHS compliant
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
52-Lead LQFP
10mm x 10mm x 1.4mm package body
Y Package
Top View
nc
V
DDD
QD4
GND
QD3
V
DDD
QD2
GND
QD1
V
DDD
QD0
GND
nc
MR/nOE
CLK_SEL
VDD
CLK0
CLK1
PCLK
nPCLK
PCLK_SEL
DIV_SELA
DIV_SELB
DIV_SELC
DIV_SELD
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14 15 16 17 18 19 20 21 22 23 24 25 26
39
38
37
36
35
34
33
32
31
30
29
28
27
52 51 50 49 48 47 46 45 44 43 42 41 40
nc
GND
QC0
VDDC
QC1
GND
QC2
VDDC
QC3
GND
QD5
nc
V
DDB
QB2
GND
QB1
V
DDB
QB0
GND
QA1
V
DDA
QA0
GND
ICS87949I
DIV_SELA
DIV_SELB
DIV_SELC
DIV_SELD
MR/nOE
QA0:QA1
QB0:QB2
QC0:QC3
QD0:QD5
CLK_SEL
CLK0
CLK1
PCLK
nPCLK
PCLK_SEL
0
1
÷1
÷2
0
1
0
1
0
1
0
1
R
0
1
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